Günümüzün büyük ve karmaşık SoC'lerinin üretim testi süresindeki dramatik artışın kökeni, tarama testi verilerinin çip düzeyindeki pinlerden çekirdek düzeyindeki tarama kanallarına taşınmasına yönelik geleneksel yaklaşımların kullanılmasından kaynaklanmaktadır. Pin çoğullama (mux) yaklaşımı daha küçük tasarımlar için iyi çalışır ancak günümüzün SoC'lerindeki çekirdek sayısının artması ve tasarım karmaşıklığı nedeniyle sorunlu hale gelebilir. DFT araçlarında test süresini, test maliyetini ve DFT uygulama çabasını almaya yönelik bir sonraki devrim, çekirdek seviye DFT gereksinimlerini çip seviyesi test dağıtım kaynaklarından ayırarak pin-mux yaklaşımının zorluklarını ortadan kaldırıyor.
Pin-muxed yaklaşımının zorlukları
Çekirdek düzeyindeki tarama kanallarını yonga düzeyindeki pinlere bağlamanın yaygın bir yolu, hangi çekirdeklerin yonga düzeyindeki pinlere bağlı olduğunu belirlemek için bir mux ağı kullanmaktır. Bu, daha küçük tasarımlar için işe yarar ancak çekirdek sayısı arttıkça, hiyerarşi düzeyleri arttıkça ve tasarımlar daha karmaşık hale geldikçe sorunlu hale gelir. Zaman ve maliyetten tasarruf etmek için çekirdeklerin verimli bir şekilde test edilmesine paralel olarak engeller sunar. Zorluklar şunları içerir:
- Tarama testi için sınırlı GÇ'ler mevcuttur
- Çekirdek düzeyde sınırlı kanallar
- Tasarım süreci sırasında sabitlenen test konfigürasyonları
- Ek tarama kanallarından yönlendirme tıkanıklığı potansiyeli
Aşağıdan yukarıya DFT yaklaşımında, DFT mühendisleri genellikle akışın başlarında her çekirdek için sabit sayıda tarama kanalı tahsis eder, genellikle her çekirdek için aynı sayıdadır. Bu en kolay yaklaşımdır ancak bant genişliğinin boşa harcanmasına neden olabilir çünkü test için bir arada gruplanan farklı çekirdekler farklı tarama zinciri uzunluklarına ve desen sayılarına sahip olabilir (Şekil 1).
Şekil 1. Hiyerarşik bir DFT akışında, mux ağına daha az çaba sarf etmek, optimumun altında bant genişliği kullanımına yol açabilir.
Boşa harcanan bant genişliği sorununu azaltan ve test süresinden tasarruf sağlayan başka bir yaklaşım, çekirdek başına gerekli veriler bilindikten sonra tarama kaynaklarını yeniden tahsis etmektir, ancak bunu yapmak, sıkıştırmanın yeniden yapılandırılmasını, tarama kanallarının yeniden yönlendirilmesini ve kalıpların yeniden oluşturulmasını içerir (Şekil 2).
Şekil 2. Tarama kanalı giriş ve çıkışlarını daha iyi hizalamak için daha karmaşık bir mux ağı oluşturmak, test süresinden tasarruf sağlar ancak uygulama çabası pahasına olur.
Ek çaba, test süresinden tasarruf etmeye değer mi? Her DFT ekibinin bu ödünleşimlere karar vermesi gerekir. Daha karmaşık hiyerarşik yapılara, çok sayıda aynı çekirdeğe veya döşemeli yerleşime sahip tasarımlar için ek zorlukların ve ödünleşimlerin üstesinden gelinmesi gerekir.
Akış Tarama Ağı yaklaşımı
Tarama testi verilerinin bir SoC üzerinden dağıtılmasına yönelik yeni bir yaklaşım olan Akışlı Tarama Ağı (SSN), döşemeli tasarımlar için tam destek ve aynı çekirdekler için optimizasyon ile hem DFT çabasını hem de test süresini azaltır. SSN yaklaşımı, paketlenmiş tarama testi verilerini çekirdeklere iletmek için yüksek hızlı senkronize veri yolu kullanarak çekirdek düzeyindeki test gereksinimlerinin yonga düzeyindeki test kaynaklarından ayrılması ilkesine dayanmaktadır.
Çekirdek başına tarama kanalı sayısı, SSN veriyolunun genişliğinden, çip seviyesindeki tarama kanalı sayısından ve tasarımdaki çekirdek sayısından bağımsızdır. Test verilerinin bu şekilde iletilmesi, planlama ve uygulamayı basitleştirir ve temel gruplandırmanın, ilk tasarım yerine model yeniden hedefleme sırasında akışta daha sonra tanımlanmasına olanak tanır. SSN mimarisi esnektir (veri yolu genişliği mevcut tarama pinlerinin sayısına göre belirlenir) ve üst düzey test modu muxing'i ortadan kaldırdığı için yönlendirme sıkışıklığını ve zamanlama kapanmasını kolaylaştırır, bu da onu bitişik döşeme tabanlı tasarımlar için ideal kılar.
SSN mimarisinin bir kısmı, DFT sinyallerini yerel olarak üreten çekirdek düzeyindeki ana bilgisayar düğümleridir. Ana bilgisayar düğümleri, SSN veriyolundan doğru verinin alınmasını ve çekirdeğin tarama girişlerine gönderilmesini ve çıkış verilerinin veri yoluna geri yerleştirilmesini sağlar. Her düğüm, IJTAG (IEEE 1687) altyapısını kullanan basit bir yapılandırma adımına dayanarak ne yapacağını ve ne zaman yapacağını bilir. Hangi çekirdek gruplarının birlikte test edileceği ve hangi çekirdek gruplarının sırayla test edileceği, SSN yaklaşımıyla donanımsal olarak değil, yapılandırılabilir. Konfigürasyon, her model seti için bir kurulum adımı olarak gerçekleştirilir ve bir kez tamamlandığında SSN veriyolundaki tüm veriler yük haline gelir.
Paketlenmiş tarama testi verilerinin teslimi nedir?
Örnek olarak, iki çekirdeğin SSN kullanılarak eş zamanlı olarak test edileceği bir tasarımı ele alalım (Şekil 3). Blok A'da 5 tarama kanalı, Blok B'de ise 4 tarama kanalı bulunur. Paket, her iki çekirdekte bir kaydırma döngüsünü gerçekleştirmek için gereken toplam veri miktarıdır. Bu örnekteki paket boyutu 9 bittir. Ancak tarama testi için 16 pin mevcuttur (8 giriş, 8 çıkış), dolayısıyla SSN veri yolu 8 bit genişliğindedir.
Şekil 3. İki bloğun aynı anda test edilmesi. Bir pin-mux tarama erişim yönteminde bu, dokuz çip düzeyinde tarama giriş pini ve dokuz tarama çıkış pini gerektirir. SSN'de paket boyutu 9 bittir ve 8 bitlik bir veri yolu üzerinden iletilir.
Şekil 3'ün sol tarafındaki tablo, verilerin senkronize SSN veri yolu üzerinden çekirdeklere nasıl aktarıldığını göstermektedir. Her iki çekirdekte bir vardiya döngüsü gerçekleştirmek için gereken tüm verileri sağlamak iki SSN veri yolu döngüsü alacaktır. Her çekirdeğe karşılık gelen verinin bit konumunun, her paket için değiştiğini (döndüğünü) unutmayın. Ana bilgisayar düğümleri, o çekirdeğe karşılık gelen verilerin veri yolu üzerinde nerede bulunduğunu ve çekirdek kaydırma saatinin darbelenmesi de dahil olmak üzere yerel DFT sinyallerinin ne zaman üretileceğini bilir.
SSN, test süresini ve test veri hacmini nasıl azaltır?
SSN, test süresini ve test veri hacmini azaltmak için çeşitli yetenekler içerir. Bunlardan biri bağımsız kaydırma ve yakalamadır. Birçok yeniden hedefleme planında, etkilenen tüm çekirdeklerin yakalama döngülerinin uyumlu hale getirilmesi gerekir. Birden fazla çekirdek aynı anda yer değiştiriyorsa (şekil 4) ve farklı tarama uzunluklarına sahiplerse, tüm çekirdekler için aynı anda yakalama gerçekleştirmek amacıyla daha kısa zincirli çekirdeklerden bazılarının doldurulması gerekir. SSN ile ana bilgisayar düğümleri, her çekirdeğin bağımsız olarak kayabileceği şekilde programlanır, ancak tüm çekirdekler tarama yükleme/boşaltma işlemini tamamladıktan sonra yakalama eşzamanlı olarak gerçekleşir.
Şekil 4. Yakalama döngülerinin hizalanması gerektiğinde, bazı çekirdeklerin doldurulması gerekir; bu da veri ve test süresi kaybı anlamına gelir.
SSN aynı zamanda bant genişliği ayarlamasını da gerçekleştirir. SSN, paket başına çekirdek düzeyi tarama kanalı sayısı kadar bit sağlamak yerine, genel olarak daha az veri gerektiren bir çekirdeğe daha az bit tahsis edebilir. Daha az desene veya daha kısa tarama zincirine sahip bir çekirdek için paket başına daha az veri ayrılır, bu da verileri çekirdekler arasında daha iyi dağıtır ve sonuçta test süresini azaltır.
SSN, herhangi bir sayıda aynı çekirdeği sabit miktarda test verisi ve test süresiyle test etmek için ölçeklenebilir bir yöntemdir. Aynı çekirdekler için karşılaştırma devresi her ana düğüme dahil edilir. Aynı çekirdeklere sağlanan veriler; tarama girişi, bekleme verileri ve maske verileridir. Bu, SSN'nin her çekirdeğin içinde bir karşılaştırma yapmasına olanak tanır. Tüm özdeş çekirdeklerdeki birikmiş durum daha sonra SSN veriyolunda kaydırılır. Çekirdek başına bir başarılı/başarısız biti de ana bilgisayarda yakalanır ve IJTAG aracılığıyla taranır.
Özet
SSN birçok önde gelen şirketle işbirliği içinde geliştirildi Yarıiletken şirketler. Uluslararası Test Konferansı 2020'de Intel ile birlikte aşağıdakileri açıklayan bir makale sunduk: teknoloji ve Intel'in SSN doğrulamasının bazı önemli sonuçlarını gösterir. Pin-mux'lu çözümle karşılaştırıldığında, test veri hacminde %43'lük bir azalma ve ayrıca test döngülerinde de %43'lük bir azalma görüldü. SSN ile tasarımdaki adımlar ve yeniden hedefleme akışı 10 kat ile 20 kat arasında daha hızlı gerçekleşti.
SSN, etkili, akıcı bir uygulama akışına sahip olmak veya test maliyetini en aza indirmek arasındaki dengeyi ortadan kaldırır.
Geir Eide, Siemens Digital Industries Software'de Tessent DFT test ürünlerinin Ürün Yönetim Direktörüdür.