今日の大規模で複雑なSoCの製造テスト時間の劇的な増加は、スキャンテストデータをチップレベルのピンからコアレベルのスキャンチャネルに移動する従来のアプローチの使用に根ざしています。 ピン多重化（mux）アプローチは、小規模な設計では問題なく機能しますが、コア数の増加と今日のSoCでの設計の複雑さによって問題が発生する可能性があります。 テスト時間、テストコスト、およびDFT実装作業を行う、DFTツールの次の革命は、コアレベルのDFT要件をチップレベルのテスト配信リソースから切り離すことにより、ピンマルチプレクサアプローチの課題を排除します。
ピンマックスアプローチの課題
コアレベルのスキャンチャネルをチップレベルのピンに接続する一般的な方法は、マルチプレクサネットワークを使用して、どのコアがチップレベルのピンに接続されているかを判断することです。 これは小さなデザインでは問題なく機能しますが、コアの数が増え、階層のレベルが上がり、デザインがより複雑になると問題が発生します。 時間とコストを節約するために、コアを並行して効率的にテストすることへの障壁があります。 課題は次のとおりです。
- スキャンテストに使用できるIOは限られています
- コアレベルの限られたチャネル
- 設計プロセス中に修正されたテスト構成
- 追加のスキャンチャネルからのルーティング輻輳の可能性
ボトムアップDFTアプローチでは、DFTエンジニアは通常、フローの早い段階で各コアに固定数のスキャンチャネルを割り当てます。通常、各コアには同じ数です。 これは最も簡単なアプローチですが、テスト用にグループ化された異なるコアのスキャンチェーンの長さとパターン数が異なる可能性があるため、帯域幅を浪費する可能性があります（図1）。
図1.階層型DFTフローでは、マルチプレクサネットワークへの負荷が少ないと、帯域幅の使用が最適化されない可能性があります。
無駄な帯域幅の問題を減らし、テスト時間を節約する別のアプローチは、コアごとに必要なデータがわかったらスキャンリソースを再割り当てすることですが、これには、圧縮の再構成、スキャンチャネルの再ルーティング、およびパターンの再生成が含まれます（図2）。
図2.スキャンチャネルの入力と出力をより適切に調整するために、より複雑なマルチプレクサネットワークを構築すると、テスト時間が節約されますが、実装の労力が犠牲になります。
追加の作業は、テスト時間の節約に見合う価値がありますか？ 各DFTチームは、これらのトレードオフを決定する必要があります。 より複雑な階層構造、多数の同一コア、またはタイリングを使用したレイアウトを備えた設計では、追加の課題とトレードオフを克服する必要があります。
ストリーミングスキャンネットワークアプローチ
ストリーミングスキャンネットワーク（SSN）と呼ばれるSoC全体にスキャンテストデータを分散する新しいアプローチは、タイル設計の完全なサポートと同一コアの最適化により、DFTの労力とテスト時間の両方を削減します。 SSNアプローチは、高速同期バスを使用してパケット化されたスキャンテストデータをコアに配信することにより、コアレベルのテスト要件をチップレベルのテストリソースから切り離すという原則に基づいています。
コアあたりのスキャンチャネルの数は、SSNバスの幅、チップレベルのスキャンチャネルの数、およびデザインのコアの数とは無関係です。 この方法でテストデータを提供すると、計画と実装が簡素化され、初期設計ではなくパターンのリターゲティング中に、フローの後半でコアグループを定義できるようになります。 SSNアーキテクチャは柔軟性があり（バス幅は使用可能なスキャンピンの数によって決定されます）、最上位のテストモードの多重化が排除されるため、ルーティングの輻輳とタイミングのクローズが容易になり、隣接するタイルベースの設計にも最適です。
SSNアーキテクチャの一部は、DFT信号をローカルで生成するコアレベルのホストノードです。 ホストノードは、適切なデータがSSNバスから取得され、コアのスキャン入力に送信され、出力データがバスに戻されることを確認します。 各ノードは、IJTAG（IEEE 1687）インフラストラクチャを活用する簡単な構成手順に基づいて、何をいつ実行するかを認識しています。 一緒にテストされるコアのグループと順次テストされるコアのグループは、SSNアプローチを使用して、ハードワイヤードではなく構成可能です。 構成は、パターンセットごとにXNUMX回セットアップ手順として実行され、完了すると、SSNバス上のすべてのデータがペイロードになります。
パケット化されたスキャンテストデータ配信とは何ですか？
例として、SSNを使用して3つのコアを同時にテストする設計を考えてみましょう（図5）。 ブロックAには4つのスキャンチャネルがあり、ブロックBには9つのスキャンチャネルがあります。 パケットは、両方のコアで16つのシフトサイクルを実行するために必要なデータの合計量です。 この例のパケットサイズは8ビットです。 ただし、スキャンテストに使用できるピンは8個（入力8個、出力XNUMX個）であるため、SSNバスはXNUMXビット幅です。
図3つのブロックを同時にテストします。 ピンマルチプレクサスキャンアクセス方式では、これには9つのチップレベルスキャン入力ピンと8つのスキャン出力ピンが必要になります。 SSNの場合、パケットサイズはXNUMXビットで、XNUMXビットバスで配信されます。
図3の左側の表は、データが同期SSNバスを介してコアにストリーミングされる方法を示しています。 両方のコアでXNUMXつのシフトサイクルを実行するために必要なすべてのデータを配信するには、XNUMXつのSSNバスサイクルが必要です。 各コアに対応するデータのビット位置は、パケットごとに変化（回転）することに注意してください。 ホストノードは、そのコアに対応するデータがバス上のどこにあるか、およびコアシフトクロックのパルスを含むローカルDFT信号をいつ生成するかを認識しています。
SSNがテスト時間とテストデータ量をどのように削減するか
SSNには、テスト時間とテストデータ量を削減するためのいくつかの機能が含まれています。 4つは、独立したシフトとキャプチャです。 多くのリターゲティングスキームでは、影響を受けるすべてのコアのキャプチャサイクルを調整する必要があります。 複数のコアが同時にシフトインし（図XNUMX）、スキャン長が異なる場合、すべてのコアで同時にキャプチャを実行するには、チェーンが短いコアの一部にパッドを入れる必要があります。 SSNを使用すると、各コアが個別にシフトできるようにホストノードがプログラムされますが、すべてのコアがスキャンのロード/アンロードを完了すると、キャプチャが同時に発生します。
図4.キャプチャサイクルを調整する必要がある場合、一部のコアにはパディングが必要です。これは、データとテスト時間の浪費です。
SSNは帯域幅の調整も行います。 SSNは、パケットごとにコアレベルのスキャンチャネルと同じ数のビットを提供するのではなく、全体として必要なデータが少ないコアに割り当てるビットを少なくすることができます。 パターンが少ない、またはスキャンチェーンが短いコアの場合、パケットごとに割り当てられるデータが少なくなるため、コア間でデータがより適切に分散され、最終的にテスト時間が短縮されます。
SSNは、一定量のテストデータとテスト時間で任意の数の同一コアをテストするためのスケーラブルな方法です。 同一のコアの場合、比較回路は各ホストノードに含まれています。 同一のコアに提供されるデータは、スキャン入力、期待データ、およびマスクデータです。 これにより、SSNは各コア内で比較を行うことができます。 次に、すべての同一コア間で累積されたステータスがSSNバス上でシフトアウトされます。 コアごとの合格/不合格ビットもホストでキャプチャされ、IJTAGを介してスキャンアウトされます。
まとめ
SSNは、いくつかの主要な企業と共同で開発されました 半導体 企業。 私たちは、International Test Conference 2020 でインテルと共同で、次のことを説明する論文を発表しました。 テクノロジー インテルによる SSN 検証の重要な結果をいくつか示します。 ピン多重化ソリューションと比較して、テスト データ量が 43% 削減され、テスト サイクルも 43% 削減されたことがわかりました。 SSN を使用すると、設計のステップとリターゲティング フローが 10 倍から 20 倍高速になりました。
SSNは、効果的で合理化された実装フローを持つことと、テストコストを最小限に抑えることの間のトレードオフを排除します。
Geir Eideは、Siemens Digital IndustriesSoftwareのTessentDFTテスト製品の製品管理ディレクターです。