Cadence Design Systems bietet jetzt den Cadence Cerebrus Intelligent Chip Explorer an, ein neues ML-basiertes Tool, das das digitale Chipdesign automatisiert und skaliert und es Kunden ermöglicht, anspruchsvolle Chipdesignziele effizient zu erreichen. Die Kombination von Cerebrus und dem Cadence RTL-to-Signoff-Flow bietet fortgeschrittenen Chipdesignern, CAD-Teams und IP-Entwicklern die Möglichkeit, die Engineering-Produktivität im Vergleich zu einem manuellen Ansatz um das 10-fache zu verbessern und gleichzeitig eine bis zu 20 % bessere Leistung, Leistung und Bereich.
Mit der Aufnahme von Cerebrus in das breitere digitale Produktportfolio bietet das Unternehmen den branchenweit fortschrittlichsten ML-fähigen digitalen Fullflow, von der Synthese über die Implementierung bis hin zur Freigabe. Das neue Tool ist Cloud-fähig und nutzt hoch skalierbare Rechenressourcen führender Cloud-Anbieter, um schnell Designanforderungen in einer Vielzahl von Märkten zu erfüllen, darunter Verbraucher, Hyperscale-Computing, 5G-Kommunikation, Automobil und Mobilfunk.
„Bisher hatten Konstruktionsteams keine automatisierte Möglichkeit, historisches Konstruktionswissen wiederzuverwenden, was dazu führte, dass bei jedem neuen Projekt zu viel Zeit für manuelles Neulernen aufgewendet wurde und Margen verloren gingen“, sagte Dr. Chin-Chi Teng, Senior Vice President und General Manager in der Digital and Signoff Group bei Cadence. „Die Bereitstellung von Cerebrus markiert eine Revolution in der EDA-Branche mit ML-gesteuertem digitalen Chipdesign, bei dem Ingenieursteams eine größere Chance haben, in ihren Unternehmen eine größere Wirkung zu erzielen, da sie manuelle Prozesse entlasten können. Da die Branche weiterhin auf fortschrittliche Knoten umsteigt und die Größe und Komplexität des Designs zunimmt, können Designer mit Cerebrus PPA-Ziele viel effizienter erreichen.“
„Um die Leistung neuer Produkte, die neue Prozessknoten nutzen, effizient zu maximieren, müssen die von unserem Engineering-Team verwendeten digitalen Implementierungsabläufe kontinuierlich aktualisiert werden. Die automatisierte Optimierung des Designablaufs ist entscheidend für die Realisierung der Produktentwicklung mit einem viel höheren Durchsatz. Cerebrus hat mit seinen innovativen ML-Funktionen und den RTL-to-Signoff-Tools von Cadence eine automatisierte Flussoptimierung und Grundrissuntersuchung ermöglicht und so die Designleistung um mehr als 10 % verbessert. „Nach diesem Erfolg werden wir den neuen Ansatz bei der Entwicklung unserer neuesten Designprojekte übernehmen“, sagte Satoshi Shibatani, Direktor für digitales Design Technologie Abteilung, Gemeinsame F&E-EDA-Abteilung, Renesas.
„Da Samsung Foundry weiterhin aktuelle Prozessknoten einsetzt, ist die Effizienz unseres Design Technology Co-Optimisation (DTCO)-Programms sehr wichtig, und wir suchen immer nach innovativen Wegen, um PPA bei der Chipimplementierung zu übertreffen. Im Rahmen unserer langfristigen Partnerschaft mit Cadence hat Samsung Foundry Cerebrus und den digitalen Implementierungsablauf von Cadence in mehreren Anwendungen eingesetzt. Wir haben bei einigen unserer kritischsten Blöcke in nur wenigen Tagen eine Leistungsreduzierung von mehr als 8 % im Vergleich zu vielen Monaten manuellen Aufwands festgestellt. Darüber hinaus verwenden wir Cerebrus für die automatische Dimensionierung von Energieverteilungsnetzen im Grundriss, was zu einem um mehr als 50 % besseren endgültigen Design-Timing geführt hat. Da Cerebrus und der digitale Implementierungsablauf bessere PPA und signifikante Produktivitätsverbesserungen bieten, ist die Lösung zu einer wertvollen Ergänzung unseres DTCO-Programms geworden“, sagte Sangyun Kim, Vice President, Design Technology, Samsung Foundry.