Cadence Design Systems offre ora Cadence Cerebrus Intelligent Chip Explorer, un nuovo strumento basato su ML che automatizza e ridimensiona la progettazione di chip digitali, consentendo ai clienti di raggiungere in modo efficiente obiettivi di progettazione di chip impegnativi. La combinazione di Cerebrus e del flusso Cadence RTL-to-signoff fornisce ai progettisti di chip avanzati, ai team CAD e agli sviluppatori IP la capacità di migliorare la produttività ingegneristica fino a 10 volte rispetto a un approccio manuale, ottenendo anche un 20% in più di potenza, prestazioni e la zona.
Con l'aggiunta di Cerebrus al più ampio portafoglio di prodotti digitali, l'azienda fornisce il flusso completo digitale abilitato per il machine learning più avanzato del settore, dalla sintesi all'implementazione e all'approvazione. Il nuovo strumento è abilitato per il cloud e utilizza risorse di elaborazione altamente scalabili dei principali fornitori di cloud per soddisfare rapidamente le esigenze di progettazione in un'ampia gamma di mercati, tra cui consumer, hyperscale computing, comunicazioni 5G, automotive e mobile.
"In precedenza, i team di progettazione non disponevano di un modo automatizzato per riutilizzare le conoscenze di progettazione storiche, il che comportava un eccesso di tempo dedicato al riapprendimento manuale con ogni nuovo progetto e margini persi", ha affermato il dott. Chin-Chi Teng, vicepresidente senior e direttore generale nel gruppo Digital e Signoff di Cadence. “La consegna di Cerebrus segna una rivoluzione nel settore EDA con la progettazione di chip digitali basati su ML in cui i team di ingegneri hanno una maggiore opportunità di fornire un impatto maggiore nelle loro organizzazioni perché possono scaricare i processi manuali. Mentre l'industria continua a passare a nodi avanzati e le dimensioni e la complessità del design aumentano, Cerebrus consente ai progettisti di raggiungere gli obiettivi PPA in modo molto più efficiente.
“Per massimizzare in modo efficiente le prestazioni dei nuovi prodotti che utilizzano nodi di processo emergenti, i flussi di implementazione digitale utilizzati dal nostro team di ingegneri devono essere continuamente aggiornati. L'ottimizzazione automatizzata del flusso di progettazione è fondamentale per realizzare lo sviluppo del prodotto con un throughput molto più elevato. Cerebrus, con le sue innovative funzionalità ML e gli strumenti Cadence RTL-to-signoff, ha fornito l'ottimizzazione automatizzata del flusso e l'esplorazione della planimetria, migliorando le prestazioni di progettazione di oltre il 10%. A seguito di questo successo, il nuovo approccio sarà adottato nello sviluppo dei nostri ultimi progetti di design”, ha affermato Satoshi Shibatani, direttore di Digital Design Tecnologia Dipartimento, Divisione EDA condivisa di ricerca e sviluppo, Renesas.
“Mentre Samsung Foundry continua a implementare nodi di processo aggiornati, l'efficienza del nostro programma Design Technology Co-Optimisation (DTCO) è molto importante e siamo sempre alla ricerca di modi innovativi per superare il PPA nell'implementazione dei chip. Nell'ambito della nostra partnership a lungo termine con Cadence, Samsung Foundry ha utilizzato Cerebrus e il flusso di implementazione digitale di Cadence su più applicazioni. Abbiamo osservato una riduzione di potenza di oltre l'8% su alcuni dei nostri blocchi più critici in pochi giorni rispetto a molti mesi di lavoro manuale. Inoltre, stiamo utilizzando Cerebrus per il dimensionamento automatizzato della rete di distribuzione dell'energia della planimetria, che ha portato a un miglioramento dei tempi di progettazione finale di oltre il 50%. Grazie a Cerebrus e al flusso di implementazione digitale che offre un migliore PPA e significativi miglioramenti della produttività, la soluzione è diventata una preziosa aggiunta al nostro programma DTCO", ha dichiarato Sangyun Kim, vicepresidente, Design Technology, Samsung Foundry.