Cadence Design Systems hiện cung cấp Cadence Cerebrus Intelligent Chip Explorer, một công cụ dựa trên ML mới tự động hóa và mở rộng quy mô thiết kế chip kỹ thuật số, cho phép khách hàng đạt được các mục tiêu thiết kế chip khắt khe một cách hiệu quả. Sự kết hợp giữa Cerebrus và luồng Cadence RTL-to-signoff cung cấp cho các nhà thiết kế chip tiên tiến, nhóm CAD và nhà phát triển IP khả năng cải thiện năng suất kỹ thuật lên đến 10 lần so với cách tiếp cận thủ công đồng thời đạt được công suất, hiệu suất và diện tích.
Với việc bổ sung Cerebrus vào danh mục sản phẩm kỹ thuật số rộng lớn hơn, công ty cung cấp toàn bộ quy trình kỹ thuật số hỗ trợ ML tiên tiến nhất trong ngành, từ tổng hợp đến triển khai và ký kết. Công cụ mới được kích hoạt trên nền tảng đám mây và sử dụng các tài nguyên máy tính có khả năng mở rộng cao từ các nhà cung cấp đám mây hàng đầu để nhanh chóng đáp ứng nhu cầu thiết kế trên nhiều thị trường, bao gồm người tiêu dùng, điện toán siêu tỷ lệ, truyền thông 5G, ô tô và di động.
“Trước đây, các nhóm thiết kế không có cách tự động để sử dụng lại kiến thức thiết kế lịch sử, dẫn đến việc dành nhiều thời gian cho việc học lại thủ công với mỗi dự án mới và lợi nhuận bị mất,” Tiến sĩ Chin-Chi Teng, phó chủ tịch và tổng giám đốc cấp cao cho biết trong Nhóm Kỹ thuật số và Tín hiệu tại Cadence. “Việc cung cấp Cerebrus đánh dấu một cuộc cách mạng trong ngành EDA với thiết kế chip kỹ thuật số điều khiển ML, nơi các nhóm kỹ sư có cơ hội lớn hơn để cung cấp tác động cao hơn trong tổ chức của họ vì họ có thể giảm tải các quy trình thủ công. Khi ngành tiếp tục chuyển sang các nút nâng cao, kích thước và độ phức tạp của thiết kế tăng lên, Cerebrus cho phép các nhà thiết kế đạt được các mục tiêu PPA hiệu quả hơn nhiều. ”
“Để tối đa hóa hiệu suất của các sản phẩm mới sử dụng các nút quy trình mới nổi, các quy trình triển khai kỹ thuật số mà nhóm kỹ thuật của chúng tôi sử dụng cần phải được cập nhật liên tục. Tối ưu hóa quy trình thiết kế tự động là rất quan trọng để hiện thực hóa việc phát triển sản phẩm với thông lượng cao hơn nhiều. Cerebrus, với khả năng ML cải tiến và các công cụ Cadence RTL-to-signoff đã cung cấp khả năng tối ưu hóa luồng tự động và khám phá sơ đồ tầng, cải thiện hiệu suất thiết kế hơn 10%. Tiếp nối thành công này, cách tiếp cận mới sẽ được áp dụng trong quá trình phát triển các dự án thiết kế mới nhất của chúng tôi”, Satoshi Shibatani, Giám đốc Thiết kế Kỹ thuật số cho biết. Công nghệ Phòng, Phòng R&D chung EDA, Renesas.
“Khi Samsung Foundry tiếp tục triển khai các nút quy trình cập nhật, hiệu quả của chương trình Đồng tối ưu hóa Công nghệ Thiết kế (DTCO) của chúng tôi là rất quan trọng và chúng tôi luôn tìm kiếm những cách thức sáng tạo để vượt quá PPA trong việc triển khai chip. Là một phần trong quan hệ đối tác lâu dài của chúng tôi với Cadence, Samsung Foundry đã sử dụng Cerebrus và quy trình triển khai kỹ thuật số Cadence trên nhiều ứng dụng. Chúng tôi đã quan sát thấy mức giảm điện năng hơn 8% trên một số khối quan trọng nhất của chúng tôi chỉ trong vài ngày so với nỗ lực thủ công trong nhiều tháng. Ngoài ra, chúng tôi đang sử dụng Cerebrus để định kích thước mạng lưới phân phối điện sơ đồ sàn tự động, điều này đã dẫn đến thời gian thiết kế cuối cùng tốt hơn hơn 50%. Do Cerebrus và quy trình triển khai kỹ thuật số mang lại PPA tốt hơn và cải thiện năng suất đáng kể, giải pháp đã trở thành một bổ sung có giá trị cho chương trình DTCO của chúng tôi ”, ông Sangyun Kim, Phó chủ tịch, Design Technology, Samsung Foundry trích dẫn.