Cadence Design Systems ahora ofrece Cadence Cerebrus Intelligent Chip Explorer, una nueva herramienta basada en ML que automatiza y escala el diseño de chips digitales, lo que permite a los clientes cumplir de manera eficiente los exigentes objetivos de diseño de chips. La combinación de Cerebrus y Cadence RTL-to-signoff flow proporciona a los diseñadores de chips avanzados, equipos de CAD y desarrolladores de IP la capacidad de mejorar la productividad de la ingeniería hasta 10 veces en comparación con un enfoque manual y, al mismo tiempo, lograr hasta un 20% más de potencia, rendimiento y zona.
Con la incorporación de Cerebrus a la cartera de productos digitales más amplia, la empresa proporciona el flujo completo digital habilitado para ML más avanzado de la industria, desde la síntesis hasta la implementación y la firma. La nueva herramienta está habilitada para la nube y utiliza recursos informáticos altamente escalables de los principales proveedores de la nube para satisfacer rápidamente las demandas de diseño en una amplia gama de mercados, incluidos el consumidor, la informática a hiperescala, las comunicaciones 5G, la automoción y la telefonía móvil.
"Anteriormente, los equipos de diseño no tenían una forma automatizada de reutilizar el conocimiento de diseño histórico, lo que generaba un exceso de tiempo dedicado al reaprendizaje manual con cada nuevo proyecto y pérdidas de márgenes", dijo el Dr. Chin-Chi Teng, vicepresidente senior y gerente general. en el Grupo Digital y Signoff en Cadence. “La entrega de Cerebrus marca una revolución en la industria de EDA con un diseño de chip digital impulsado por ML, donde los equipos de ingeniería tienen una mayor oportunidad de proporcionar un mayor impacto en sus organizaciones porque pueden descargar los procesos manuales. A medida que la industria continúa moviéndose hacia nodos avanzados y el tamaño y la complejidad del diseño aumentan, Cerebrus permite a los diseñadores lograr los objetivos de PPA de manera mucho más eficiente ".
“Para maximizar de manera eficiente el rendimiento de nuevos productos que utilizan nodos de procesos emergentes, los flujos de implementación digital utilizados por nuestro equipo de ingeniería deben actualizarse continuamente. La optimización automatizada del flujo de diseño es fundamental para lograr el desarrollo de productos con un rendimiento mucho mayor. Cerebrus, con sus innovadoras capacidades de aprendizaje automático y las herramientas de aprobación Cadence RTL, han proporcionado optimización de flujo automatizada y exploración de planos, mejorando el rendimiento del diseño en más de un 10 %. Tras este éxito, se adoptará el nuevo enfoque en el desarrollo de nuestros últimos proyectos de diseño”, dijo Satoshi Shibatani, director de Diseño Digital. Tecnología Departamento, División I+D Compartida EDA, Renesas.
“A medida que Samsung Foundry continúa implementando nodos de proceso actualizados, la eficiencia de nuestro programa de Co-Optimización de Tecnología de Diseño (DTCO) es muy importante, y siempre estamos buscando formas innovadoras de superar el PPA en la implementación de chips. Como parte de nuestra asociación a largo plazo con Cadence, Samsung Foundry ha utilizado Cerebrus y el flujo de implementación digital de Cadence en múltiples aplicaciones. Hemos observado una reducción de energía de más del 8% en algunos de nuestros bloques más críticos en solo unos días en comparación con muchos meses de esfuerzo manual. Además, estamos utilizando Cerebrus para el dimensionamiento automatizado de la red de distribución de energía de los planos de planta, lo que ha dado como resultado una mejor sincronización del diseño final en más de un 50%. Debido a que Cerebrus y el flujo de implementación digital ofrecen un mejor PPA y mejoras significativas en la productividad, la solución se ha convertido en una valiosa adición a nuestro programa DTCO ”, citó Sangyun Kim, vicepresidente de Tecnología de Diseño de Samsung Foundry.