Cadence Design Systems는 이제 디지털 칩 설계를 자동화하고 확장하는 새로운 ML 기반 도구인 Cadence Cerebrus Intelligent Chip Explorer를 제공하여 고객이 까다로운 칩 설계 목표를 효율적으로 달성할 수 있도록 합니다. Cerebrus와 Cadence RTL-to-signoff 흐름의 결합은 고급 칩 설계자, CAD 팀 및 IP 개발자에게 수동 접근 방식에 비해 엔지니어링 생산성을 최대 10배까지 개선하는 동시에 최대 20% 향상된 전력, 성능 및 지역.
더 광범위한 디지털 제품 포트폴리오에 Cerebrus를 추가함으로써 이 회사는 합성에서 구현 및 승인에 이르기까지 업계에서 가장 진보된 ML 지원 디지털 전체 흐름을 제공합니다. 이 새로운 도구는 클라우드를 지원하며 선도적인 클라우드 제공업체의 확장성이 뛰어난 컴퓨팅 리소스를 활용하여 소비자, 하이퍼스케일 컴퓨팅, 5G 통신, 자동차 및 모바일을 비롯한 광범위한 시장에서 설계 요구를 신속하게 충족합니다.
수석 부사장 겸 총괄 책임자인 Chin-Chi Teng 박사는 "이전에는 설계 팀이 과거 설계 지식을 재사용할 수 있는 자동화된 방법이 없었기 때문에 새로운 프로젝트마다 수동으로 재학습하는 데 과도한 시간을 소비하고 이윤을 잃었습니다"라고 말했습니다. Cadence의 디지털 및 사인오프 그룹에서 “Cerebrus의 제공은 엔지니어링 팀이 수동 프로세스를 오프로드할 수 있기 때문에 조직에 더 큰 영향력을 제공할 수 있는 더 큰 기회를 제공하는 ML 기반 디지털 칩 설계로 EDA 산업 혁명을 표시합니다. 업계가 계속해서 고급 노드로 이동하고 설계 크기와 복잡성이 증가함에 따라 Cerebrus는 설계자가 PPA 목표를 훨씬 더 효율적으로 달성할 수 있도록 합니다.”
“새로운 프로세스 노드를 사용하는 신제품의 성능을 효율적으로 극대화하려면 엔지니어링 팀에서 사용하는 디지털 구현 흐름을 지속적으로 업데이트해야 합니다. 자동화된 설계 흐름 최적화는 훨씬 더 높은 처리량으로 제품 개발을 실현하는 데 중요합니다. 혁신적인 ML 기능과 Cadence RTL-to-signoff 도구를 갖춘 Cerebrus는 자동화된 흐름 최적화 및 평면도 탐색을 제공하여 설계 성능을 10% 이상 향상시켰습니다. 이러한 성공에 이어 최신 디자인 프로젝트 개발에 새로운 접근 방식이 채택될 것입니다.”라고 디지털 디자인 담당 이사인 Satoshi Shibatani는 말했습니다. Technology 부서, 공유 R&D EDA 부서, Renesas.
“Samsung Foundry가 최신 프로세스 노드를 계속 배포함에 따라 DTCO(Design Technology Co-Optimization) 프로그램의 효율성이 매우 중요하며 우리는 항상 칩 구현에서 PPA를 능가하는 혁신적인 방법을 찾고 있습니다. Cadence와의 장기적인 파트너십의 일환으로 Samsung Foundry는 여러 애플리케이션에서 Cerebrus 및 Cadence 디지털 구현 흐름을 사용했습니다. 우리는 수개월에 걸친 수동 작업에 비해 단 며칠 만에 가장 중요한 일부 블록에서 8% 이상의 전력 감소를 관찰했습니다. 또한 자동화된 평면도 배전 네트워크 크기 조정에 Cerebrus를 사용하여 최종 설계 타이밍이 50% 이상 향상되었습니다. 더 나은 PPA와 상당한 생산성 향상을 제공하는 Cerebrus와 디지털 구현 흐름으로 인해 이 솔루션은 DTCO 프로그램에 중요한 추가 기능이 되었습니다.”라고 Samsung Foundry의 디자인 기술 담당 부사장인 김상윤은 말했습니다.