Cadence Design Systemsは、デジタルチップ設計を自動化およびスケーリングする新しいMLベースのツールであるCadence Cerebrus Intelligent Chip Explorerを提供し、顧客が要求の厳しいチップ設計目標を効率的に実現できるようにします。 CerebrusとCadenceRTLからサインオフへのフローの組み合わせにより、高度なチップ設計者、CADチーム、およびIP開発者は、手動アプローチと比較してエンジニアリングの生産性を最大10倍向上させると同時に、最大20％の電力、パフォーマンス、および範囲。
幅広いデジタル製品ポートフォリオにCerebrusを追加することで、同社は、合成から実装、サインオフまで、業界で最も先進的なML対応のデジタルフルフローを提供します。 新しいツールはクラウド対応であり、主要なクラウドプロバイダーからの高度にスケーラブルなコンピューティングリソースを利用して、消費者、ハイパースケールコンピューティング、5G通信、自動車、モバイルなど、幅広い市場にわたる設計要求に迅速に対応します。
「以前は、設計チームには過去の設計知識を再利用する自動化された方法がなかったため、新しいプロジェクトごとに手動で再学習するために余分な時間が費やされ、マージンが失われていました」と、シニアバイスプレジデント兼ゼネラルマネージャーのChin-ChiTeng博士は述べています。ケイデンスのデジタルおよびサインオフグループで。 「Cerebrusの提供は、ML主導のデジタルチップ設計によるEDA業界革命を示しています。エンジニアリングチームは、手動プロセスをオフロードできるため、組織により大きな影響を与える機会が増えます。 業界が高度なノードに移行し続け、設計のサイズと複雑さが増すにつれて、Cerebrusは設計者がPPAの目標をはるかに効率的に達成できるようにします。」
「新たなプロセスノードを使用する新製品のパフォーマンスを効率的に最大化するには、エンジニアリングチームが使用するデジタル実装フローを継続的に更新する必要があります。 自動化された設計フローの最適化は、より高いスループットで製品開発を実現するために重要です。 Cerebrus は、革新的な ML 機能と Cadence RTL-to-signoff ツールを備え、自動化されたフロー最適化とフロアプラン探索を提供し、設計パフォーマンスを 10% 以上向上させました。 この成功を受けて、新しいアプローチは最新のデザインプロジェクトの開発に採用される予定です」とデジタルデザインディレクターの柴谷聡氏は述べています。 テクノロジー ルネサス株式会社 共同研究開発部 EDA事業部
「SamsungFoundryは最新のプロセスノードを展開し続けているため、Design Technology Co-Optimisation（DTCO）プログラムの効率は非常に重要であり、チップの実装でPPAを超える革新的な方法を常に模索しています。 ケイデンスとの長期的なパートナーシップの一環として、サムスンファウンドリーは複数のアプリケーションでセレブラスとケイデンスのデジタル実装フローを使用してきました。 最も重要なブロックのいくつかでは、数か月の手動作業と比較して、わずか数日で8％を超える電力削減が見られました。 さらに、自動フロアプラン配電ネットワークのサイジングにCerebrusを使用しているため、最終的な設計タイミングが50％以上向上しています。 Cerebrusと、より優れたPPAと大幅な生産性の向上を実現するデジタル実装フローにより、このソリューションはDTCOプログラムへの貴重な追加となりました」とSamsungFoundryの設計技術担当副社長であるSangyunKimは述べています。