ปัจจุบัน Cadence Design Systems นำเสนอ Cadence Cerebrus Intelligent Chip Explorer ซึ่งเป็นเครื่องมือ ML-based ใหม่ที่ปรับอัตโนมัติและปรับขนาดการออกแบบชิปดิจิทัล ช่วยให้ลูกค้าสามารถบรรลุเป้าหมายการออกแบบชิปที่มีความต้องการสูงได้อย่างมีประสิทธิภาพ การผสมผสานระหว่าง Cerebrus และ Cadence RTL-to-signoff flow ช่วยให้นักออกแบบชิปขั้นสูง ทีมงาน CAD และนักพัฒนา IP มีความสามารถในการปรับปรุงผลิตภาพทางวิศวกรรมสูงสุด 10 เท่า เมื่อเทียบกับวิธีการแบบแมนนวล ในขณะที่ยังได้รับพลัง ประสิทธิภาพ และประสิทธิภาพที่ดีขึ้นถึง 20% พื้นที่.
ด้วยการเพิ่ม Cerebrus เข้ากับกลุ่มผลิตภัณฑ์ดิจิทัลที่กว้างขึ้น บริษัทจึงนำเสนอกระแสดิจิทัลที่เปิดใช้งาน ML ที่ล้ำหน้าที่สุดในอุตสาหกรรม ตั้งแต่การสังเคราะห์จนถึงการใช้งานและการลงชื่อออก เครื่องมือใหม่นี้ใช้งานบนคลาวด์และใช้ทรัพยากรการประมวลผลที่ปรับขนาดได้สูงจากผู้ให้บริการคลาวด์ชั้นนำ เพื่อตอบสนองความต้องการด้านการออกแบบอย่างรวดเร็วในตลาดที่หลากหลาย รวมถึงผู้บริโภค การประมวลผลแบบไฮเปอร์สเกล การสื่อสาร 5G ยานยนต์ และมือถือ
“ก่อนหน้านี้ ทีมออกแบบไม่มีวิธีอัตโนมัติในการนำความรู้ด้านการออกแบบในอดีตมาใช้ใหม่ ส่งผลให้ต้องใช้เวลาในการเรียนรู้ซ้ำด้วยตนเองกับโครงการใหม่แต่ละโครงการมากเกินไป และสูญเสียส่วนต่าง” ดร.ชิน-จิ เต็ง รองประธานอาวุโสและผู้จัดการทั่วไป กล่าว ในกลุ่ม Digital and Signoff ที่ Cadence “การส่งมอบ Cerebrus ถือเป็นการปฏิวัติอุตสาหกรรม EDA ด้วยการออกแบบชิปดิจิทัลที่ขับเคลื่อนด้วย ML ซึ่งทีมวิศวกรรมมีโอกาสมากขึ้นในการสร้างผลกระทบที่สูงขึ้นในองค์กรของพวกเขา เนื่องจากพวกเขาสามารถถ่ายเทกระบวนการด้วยตนเองได้ ในขณะที่อุตสาหกรรมยังคงเดินหน้าไปสู่โหนดขั้นสูงและขนาดการออกแบบและความซับซ้อนที่เพิ่มขึ้น Cerebrus ช่วยให้นักออกแบบบรรลุเป้าหมาย PPA ได้อย่างมีประสิทธิภาพมากขึ้น”
“ในการเพิ่มประสิทธิภาพของผลิตภัณฑ์ใหม่ที่ใช้โหนดกระบวนการที่เกิดขึ้นใหม่ให้เกิดประสิทธิภาพสูงสุด ขั้นตอนการใช้งานดิจิทัลที่ทีมวิศวกรของเราใช้จำเป็นต้องได้รับการอัปเดตอย่างต่อเนื่อง การเพิ่มประสิทธิภาพขั้นตอนการออกแบบอัตโนมัติเป็นสิ่งสำคัญสำหรับการตระหนักถึงการพัฒนาผลิตภัณฑ์ด้วยปริมาณงานที่สูงขึ้นมาก Cerebrus พร้อมด้วยความสามารถด้าน ML เชิงนวัตกรรมและเครื่องมือ Cadence RTL-to-signoff ได้มอบการเพิ่มประสิทธิภาพการไหลอัตโนมัติและการสำรวจแผนผังชั้น ซึ่งปรับปรุงประสิทธิภาพการออกแบบมากกว่า 10% หลังจากความสำเร็จนี้ แนวทางใหม่จะถูกนำมาใช้ในการพัฒนาโครงการออกแบบล่าสุดของเรา” Satoshi Shibatani ผู้อำนวยการฝ่ายออกแบบดิจิทัลกล่าว เทคโนโลยี แผนก, แผนก R&D EDA ที่ใช้ร่วมกัน, Renesas
“ในขณะที่ Samsung Foundry ยังคงปรับใช้โหนดกระบวนการที่เป็นปัจจุบัน ประสิทธิภาพของโปรแกรม Design Technology Co-Optimization (DTCO) ของเราจึงมีความสำคัญมาก และเรามักจะมองหาวิธีการใหม่ๆ ที่จะเกิน PPA ในการใช้งานชิป ในฐานะที่เป็นส่วนหนึ่งของความร่วมมือระยะยาวกับ Cadence Samsung Foundry ได้ใช้ Cerebrus และโฟลว์การใช้งานดิจิทัลของ Cadence กับแอพพลิเคชั่นหลายตัว เราได้สังเกตเห็นการลดพลังงานลงมากกว่า 8% ในบล็อกที่สำคัญที่สุดบางส่วนของเราในเวลาเพียงไม่กี่วันเมื่อเทียบกับการทำงานด้วยตนเองหลายเดือน นอกจากนี้ เรากำลังใช้ Cerebrus สำหรับการปรับขนาดเครือข่ายการจ่ายพลังงานแบบแปลนพื้นอัตโนมัติ ซึ่งส่งผลให้ระยะเวลาการออกแบบขั้นสุดท้ายดีขึ้นมากกว่า 50% เนื่องจาก Cerebrus และโฟลว์การใช้งานดิจิทัลทำให้เกิด PPA ที่ดีขึ้นและการปรับปรุงประสิทธิภาพการทำงานอย่างมีนัยสำคัญ โซลูชันนี้จึงกลายเป็นส่วนเสริมที่มีค่าสำหรับโปรแกรม DTCO ของเรา” Sangyun Kim รองประธานฝ่ายเทคโนโลยีการออกแบบของ Samsung Foundry กล่าว