Protección ESD en el diseño de circuitos CMOS

"El diseño de protección ESD se está volviendo cada vez más difícil con la mejora del nivel de proceso CMOS. La protección ESD no es solo un problema de diseño de protección ESD de pines de entrada o pines de salida, sino un problema de protección ESD de todo el chip. Cada E / S circuito en el chip debe establecer un circuito de protección ESD correspondiente. Además, considerando el chip completo, el uso de una estructura de protección de chip completo es una buena opción y también puede ahorrar I / OPAD. El área del componente ESD.

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1 Introducción

La descarga electrostática (ESD-ElectroStatic Discharge) puede traer consecuencias destructivas para Electronic dispositivos y es una de las principales razones del fallo de los circuitos integrados. Con el continuo desarrollo del circuito integrado. la tecnología, el tamaño de los circuitos CMOS continúa reduciéndose, el grosor del óxido de la puerta del tubo se vuelve cada vez más delgado, el área del chip es cada vez más grande, la corriente y voltaje que el tubo MOS puede soportar es cada vez más pequeño, y la periferia El entorno de uso no ha cambiado, por lo que es necesario optimizar aún más el rendimiento anti-ESD del circuito.

Cómo hacer que el área efectiva de todo el chip sea lo más pequeña posible, una alta resistencia ESD y sin necesidad de agregar pasos de proceso adicionales se ha convertido en la consideración principal para IC diseñadores.

2. Principio de protección ESD

El propósito del diseño del circuito de protección ESD es evitar que el circuito de trabajo se dañe debido a ESD y garantizar que la ESD que se produce entre dos pines del chip tenga una derivación de baja resistencia para introducir corriente ESD en la línea de alimentación. Este bypass de baja impedancia no solo debe absorber la corriente generada por ESD, sino también sujetar el voltaje del circuito de trabajo para evitar que el circuito de trabajo se dañe debido a una sobrecarga de voltaje. Cuando el circuito funciona normalmente, la estructura antiestática no funciona, lo que hace que el circuito de protección ESD también deba tener una buena estabilidad, puede responder rápidamente cuando ocurre ESD, mientras protege el circuito, la estructura antiestática en sí no está dañada. Los efectos negativos de la estructura antiestática (como el retardo de entrada) deben estar dentro de un rango aceptable y evitar que la estructura antiestática se bloquee.

3. Diseño de la estructura de protección ESD del circuito CMOS

La mayor parte de la corriente ESD proviene del exterior del circuito, por lo que el circuito de protección ESD generalmente se diseña junto al PAD o dentro del circuito de E / S. Un circuito de E / S típico consta de dos partes: controlador de salida y receptor de entrada. La ESD se introduce en el chip a través del PAD, por lo que todos los dispositivos conectados directamente al PAD en la E / S deben establecer una derivación de baja impedancia ESD en paralelo para introducir la corriente ESD en la línea de voltaje y luego distribuir la línea de voltaje a los distintos pines del chip. Reducir el impacto de ESD. Específico para el circuito de E / S, es el controlador de salida y el receptor de entrada conectados al PAD. Se debe asegurar que cuando ocurre una ESD, se forma una ruta de baja resistencia paralela al circuito de protección, evitando la corriente ESD, y puede sujetar efectivamente el circuito de protección inmediatamente Voltaje. Cuando estas dos partes funcionan normalmente, no afecta el funcionamiento normal del circuito. Los dispositivos de protección ESD comúnmente utilizados incluyen resistencias, diodos, transistores bipolares, tubos MOS, tiristores, etc. Debido a que el tubo MOS tiene una buena compatibilidad con el proceso CMOS, el tubo MOS se usa a menudo para construir el circuito de protección.

El NMOS Transistor bajo el proceso CMOS tiene un npn parásito lateral (fuente-p-tipo sustrato-drenaje) Transistor, que puede absorber una gran cantidad de corriente cuando está encendido. Usando este fenómeno, se puede diseñar un circuito de protección con un voltaje de resistencia ESD más alto en un área más pequeña. Una estructura de dispositivo típica es la puerta NMOS conectada a tierra (GGNMOS, GateGderedNMOS).

En condiciones normales de trabajo, el transistor lateral NMOS no se enciende. Cuando se produce ESD, se produce una avalancha en el drenaje y la región de agotamiento del sustrato, y también se generan pares de electrones y huecos al mismo tiempo. Una parte de los agujeros generados es absorbida por la fuente y el resto fluye a través del sustrato. Debido a la existencia de la resistencia del sustrato Rsub, aumenta el voltaje del sustrato. Cuando la unión PN entre el sustrato y la fuente está polarizada positivamente, se emiten electrones desde la fuente al sustrato. Bajo la acción del campo eléctrico entre la fuente y el drenaje, estos electrones se aceleran, lo que resulta en la ionización por colisión de electrones y huecos, formando más pares de electrones y huecos, aumentando la corriente que fluye a través del transistor npn y, finalmente, provocando que el transistor NMOS se se someten a dos ciclos. Segunda avería, la avería en este momento ya no es reversible y eventualmente hará que el tubo NMOS se dañe.

Para reducir aún más el voltaje en ambos extremos del NMOS en la unidad de salida durante ESD, un Resistencia se puede agregar entre el dispositivo de protección ESD y el GGNMOS. Esta resistencia no puede afectar la señal de trabajo, por lo que no puede ser demasiado grande. Las resistencias de polisilicio (poli) se utilizan generalmente al dibujar diseños.

Solo se usa protección ESD de nivel yi, y el tubo dentro del circuito aún puede romperse cuando la corriente ESD es grande. GGNMOS está encendido. Debido a la gran corriente ESD, la resistencia en el sustrato y la conexión metálica no se pueden ignorar. En este momento, GGNMOS no puede sujetar la entrada de voltaje a la puerta del terminal receptor, porque se ingresa el voltaje de la capa de óxido de silicio de la puerta del terminal receptor. Lo que alcanza el voltaje de ruptura es la caída de voltaje IR entre el GGNMOS y el sustrato del extremo receptor de entrada. Para evitar esta situación, se puede agregar un GGNMOS de tamaño pequeño cerca del terminal receptor de entrada para protección ESD secundaria, y se puede usar para fijar el voltaje de puerta del terminal receptor de entrada, como se muestra en la figura siguiente.

Estructura de protección ESD común y circuito equivalente

Al dibujar el diseño, se debe tener cuidado de colocar el circuito de protección ESD secundario cerca del terminal receptor de entrada para reducir la resistencia del sustrato y su cableado entre el terminal receptor de entrada y el circuito de protección ESD secundario. Para dibujar un tubo NMOS de gran tamaño en un área más pequeña, a menudo se dibuja como un dedo en el diseño, y las reglas de diseño de E / S ESD deben seguirse estrictamente al dibujar el diseño.

Si el PAD solo se usa como salida, la resistencia de protección y el NMOS con un extremo corto a tierra no son necesarios. Los dispositivos PMOS y NMOS de gran tamaño de la etapa de salida se pueden utilizar ellos mismos como dispositivos de protección ESD. Generalmente, la etapa de salida tiene un doble anillo de protección, por lo que se puede utilizar. Evite el enganche.

Al diseñar una estructura ESD de chip completo, preste atención a los siguientes principios:

(1) Las trazas periféricas VDD y VSS deben ser lo más anchas posible para reducir la resistencia de las trazas;

(2) Diseñe una estructura de sujeción de voltaje entre VDD-VSS y proporcione un canal de descarga de corriente directa de baja impedancia para VDD-VSS cuando ocurra una ESD. Para circuitos con áreas más grandes, es bueno colocar una de esas estructuras alrededor del chip. Si es posible, colocar múltiples VDD y VSS PAD en la periferia del chip también puede mejorar la resistencia ESD del circuito general;

(3) Las trazas de energía y tierra de la estructura de protección periférica deben estar separadas de las trazas internas tanto como sea posible, y la estructura de protección ESD periférica debe diseñarse de manera uniforme en la medida de lo posible para evitar enlaces débiles de ESD en el diseño de distribución;

(4) El diseño de la estructura de protección ESD debe equilibrar la influencia del rendimiento ESD del circuito, el área del chip y la estructura de protección en las características del circuito, como la integridad de la señal de entrada, la velocidad del circuito, la capacidad de la unidad de salida, etc., y también debe considerar el capacidad del proceso. Deficiente, por lo que el diseño del circuito está muy optimizado;

(5) En algunos circuitos realmente diseñados, a veces no existe una estructura de protección de sujeción de tensión VDD-VSS directa. En este momento, la sujeción de voltaje y la descarga de corriente ESD entre VDD-VSS utilizan principalmente el pozo y todo el circuito de todo el chip. El espacio de contacto del sustrato. Por lo tanto, en el circuito periférico, el contacto entre el pozo y el sustrato debe incrementarse tanto como sea posible, y el espaciamiento de los NP debe ser consistente. Si hay espacio, es mejor agregar una estructura de protección de abrazadera de voltaje VDD-VSS al lado y alrededor del PAD de VDD y VSS, que no solo mejora la resistencia ESD en el modo VDD-VSS, sino que también mejora el modo de E / S en Modo de E / S. La capacidad anti-ESD.

En general, siempre que se adopten los principios generales mencionados anteriormente, teniendo en cuenta el compromiso con el área del chip, el voltaje anti-ESD de un circuito CMOS submicrónico general puede alcanzar más de 2500 V, lo que ya puede cumplir con los requisitos anti-ESD. de diseños de circuitos comerciales.

Para el diseño de CMOSIC de escala ultragrande submicrométrica profunda, no se utiliza la protección ESD convencional