การป้องกัน ESD ในการออกแบบวงจร CMOS

"การออกแบบการป้องกัน ESD นั้นยากขึ้นเรื่อยๆ ด้วยการปรับปรุงระดับกระบวนการ CMOS การป้องกัน ESD ไม่ได้เป็นเพียงปัญหาการออกแบบการป้องกัน ESD ของพินอินพุตหรือพินเอาต์พุตเท่านั้น แต่ยังเป็นปัญหาของการป้องกัน ESD ของชิปทั้งหมดอีกด้วย แต่ละ I/O วงจรไฟฟ้า ในชิปจำเป็นต้องสร้างวงจรป้องกัน ESD ที่สอดคล้องกัน นอกจากนี้ เมื่อพิจารณาถึงชิปทั้งหมด การใช้โครงสร้างการป้องกันทั้งชิปจึงเป็นทางเลือกที่ดี และยังช่วยประหยัด I/OPAD ได้อีกด้วย พื้นที่ขององค์ประกอบ ESD

"

ฮิต: ความรู้เบื้องต้น

การปล่อยไฟฟ้าสถิต (ESD-ElectroStatic Discharge) สามารถส่งผลเสียต่อ อิเล็กทรอนิกส์ อุปกรณ์และเป็นหนึ่งในสาเหตุหลักของความล้มเหลวของวงจรรวม ด้วยการพัฒนาวงจรรวมอย่างต่อเนื่อง เทคโนโลยีขนาดของวงจร CMOS ยังคงหดตัว, ความหนาของเกตออกไซด์ของท่อเริ่มบางลงเรื่อยๆ, พื้นที่ของชิปเริ่มใหญ่ขึ้นเรื่อยๆ, กระแสและ แรงดันไฟฟ้า ที่หลอด MOS ทนได้ก็เล็กลงเรื่อยๆ และขอบรอบข้าง สภาพแวดล้อมการใช้งานไม่เปลี่ยนแปลง จึงต้องปรับปรุงประสิทธิภาพการป้องกัน ESD ของวงจรให้ดียิ่งขึ้น

วิธีทำให้พื้นที่ที่มีประสิทธิภาพของชิปทั้งหมดมีขนาดเล็กที่สุด ความต้านทาน ESD สูงและไม่จำเป็นต้องเพิ่มขั้นตอนกระบวนการเพิ่มเติมได้กลายเป็นข้อพิจารณาหลักสำหรับ IC นักออกแบบ

2. หลักการป้องกัน ESD

จุดประสงค์ในการออกแบบวงจรป้องกัน ESD คือเพื่อป้องกันไม่ให้วงจรการทำงานเสียหายจาก ESD และเพื่อให้แน่ใจว่า ESD ที่เกิดขึ้นระหว่างพินชิปสองตัวมีบายพาสความต้านทานต่ำเพื่อนำกระแส ESD เข้าสู่สายไฟ บายพาสอิมพีแดนซ์ต่ำนี้ไม่เพียงแต่ดูดซับกระแสที่สร้างโดย ESD เท่านั้น แต่ยังต้องยึดแรงดันไฟฟ้าของวงจรทำงานเพื่อป้องกันไม่ให้วงจรทำงานเสียหายเนื่องจากแรงดันไฟเกิน เมื่อวงจรทำงานปกติ โครงสร้างป้องกันไฟฟ้าสถิตย์ไม่ทำงาน ซึ่งทำให้วงจรป้องกัน ESD ยังต้องมีเสถียรภาพที่ดี สามารถตอบสนองได้อย่างรวดเร็วเมื่อ ESD เกิดขึ้น ขณะที่ปกป้องวงจร โครงสร้างป้องกันไฟฟ้าสถิตเองก็ไม่เสียหาย ผลกระทบเชิงลบของโครงสร้างป้องกันไฟฟ้าสถิตย์ (เช่น การหน่วงเวลาอินพุต) ต้องอยู่ในช่วงที่ยอมรับได้ และป้องกันไม่ให้โครงสร้างป้องกันไฟฟ้าสถิตหยุดทำงาน

3. การออกแบบโครงสร้างป้องกัน ESD ของวงจร CMOS

กระแสไฟ ESD ส่วนใหญ่มาจากภายนอกวงจร ดังนั้นโดยทั่วไปวงจรป้องกัน ESD จึงได้รับการออกแบบถัดจาก PAD หรือภายในวงจร I/O วงจร I/O ทั่วไปประกอบด้วยสองส่วน: ไดรเวอร์เอาต์พุตและตัวรับสัญญาณอินพุต ESD ถูกนำมาใช้ในชิปผ่าน PAD ดังนั้นอุปกรณ์ทั้งหมดที่เชื่อมต่อโดยตรงกับ PAD ใน I/O จำเป็นต้องสร้างบายพาสอิมพีแดนซ์ต่ำ ESD แบบคู่ขนานเพื่อแนะนำกระแส ESD ลงในสายแรงดันไฟฟ้า แล้วจึงกระจายสายแรงดันไฟฟ้า ไปจนถึงพินต่างๆ ของชิป ลดผลกระทบของ ESD เฉพาะสำหรับวงจร I/O มันคือไดรเวอร์เอาต์พุตและตัวรับสัญญาณอินพุตที่เชื่อมต่อกับ PAD ต้องแน่ใจว่าเมื่อ ESD เกิดขึ้น เส้นทางความต้านทานต่ำขนานกับวงจรป้องกันจะเกิดขึ้น โดยข้ามกระแส ESD และสามารถยึดวงจรป้องกันแรงดันไฟฟ้าได้ทันที เมื่อสองส่วนนี้ทำงานได้ตามปกติจะไม่ส่งผลต่อการทำงานปกติของวงจร อุปกรณ์ป้องกัน ESD ที่ใช้กันทั่วไป ได้แก่ ตัวต้านทาน ไดโอด ทรานซิสเตอร์สองขั้ว หลอด MOS ไทริสเตอร์ และอื่นๆ เนื่องจากหลอด MOS เข้ากันได้ดีกับกระบวนการ CMOS จึงมักใช้หลอด MOS เพื่อสร้างวงจรป้องกัน

NMOS ทรานซิสเตอร์ ภายใต้กระบวนการ CMOS มี npn กาฝากด้านข้าง (source-p-type substrate-drain) ทรานซิสเตอร์ซึ่งสามารถดูดซับกระแสไฟได้มากเมื่อเปิดเครื่อง การใช้ปรากฏการณ์นี้ทำให้สามารถออกแบบวงจรป้องกันที่มีแรงดันไฟฟ้าทนต่อ ESD สูงกว่าได้ในพื้นที่ที่เล็กกว่า โครงสร้างอุปกรณ์ทั่วไปคือ NMOS ที่ต่อสายดินของเกท (GGNMOS, GateGroundedNMOS)

ภายใต้สภาวะการทำงานปกติ ทรานซิสเตอร์ด้านข้าง NMOS จะไม่เปิดขึ้น เมื่อ ESD เกิดขึ้น หิมะถล่มเกิดขึ้นในท่อระบายน้ำและพื้นที่การพร่องของซับสเตรต และสร้างคู่อิเล็กตรอน-รูในเวลาเดียวกัน ส่วนหนึ่งของรูที่สร้างขึ้นจะถูกดูดซับโดยแหล่งกำเนิด และส่วนที่เหลือจะไหลผ่านสารตั้งต้น เนื่องจากการมีอยู่ของความต้านทานของสารตั้งต้น Rsub แรงดันไฟฟ้าของพื้นผิวจึงเพิ่มขึ้น เมื่อจุดเชื่อมต่อ PN ระหว่างซับสเตรตและแหล่งกำเนิดมีความเอนเอียงเชิงบวก อิเล็กตรอนจะถูกปล่อยออกมาจากแหล่งกำเนิดสู่ซับสเตรต ภายใต้การกระทำของสนามไฟฟ้าระหว่างแหล่งกำเนิดและการระบาย อิเล็กตรอนเหล่านี้จะถูกเร่ง ส่งผลให้เกิดการชนกันของอิออไนเซชันของอิเล็กตรอนและรู ทำให้เกิดคู่อิเล็กตรอน-รูมากขึ้น เพิ่มกระแสไหลผ่านทรานซิสเตอร์ npn และทำให้ทรานซิสเตอร์ NMOS ไปในที่สุด ผ่านสองรอบ การพังทลายครั้งที่สอง การพังทลายในเวลานี้ไม่สามารถย้อนกลับได้อีกต่อไป และในที่สุดจะทำให้ท่อ NMOS เสียหาย

เพื่อลดแรงดันไฟฟ้าที่ปลายทั้งสองของ NMOS บนไดรฟ์เอาท์พุตระหว่าง ESD ต่อไป a ตัวต้านทาน สามารถเพิ่มระหว่างอุปกรณ์ป้องกัน ESD และ GGNMOS ความต้านทานนี้ไม่สามารถส่งผลกระทบต่อสัญญาณการทำงาน ดังนั้นจึงไม่สามารถมีขนาดใหญ่เกินไป ตัวต้านทานโพลีซิลิคอน (โพลี) มักใช้เมื่อวาดเลย์เอาต์

ใช้การป้องกัน ESD ระดับ yi เท่านั้น และท่อภายในวงจรอาจยังคงพังเมื่อกระแส ESD มีขนาดใหญ่ GGNMOS เปิดอยู่ เนื่องจากกระแสไฟ ESD สูง ความต้านทานบนวัสดุพิมพ์และการเชื่อมต่อโลหะจึงไม่สามารถละเลยได้ ในขณะนี้ GGNMOS ไม่สามารถยึดแรงดันไฟฟ้าขาเข้ากับเกตเทอร์มินัลที่รับได้ เนื่องจากแรงดันไฟฟ้าของชั้นซิลิกอนออกไซด์ของเกตเทอร์มินัลที่รับถูกป้อนเข้า สิ่งที่ไปถึงแรงดันพังทลายคือแรงดันไฟ IR ตกระหว่าง GGNMOS กับพื้นผิวของปลายรับอินพุต เพื่อหลีกเลี่ยงสถานการณ์นี้ คุณสามารถเพิ่ม GGNMOS ขนาดเล็กใกล้กับเทอร์มินัลรับอินพุตสำหรับการป้องกัน ESD สำรอง และสามารถใช้เพื่อยึดแรงดันเกตของเทอร์มินัลรับอินพุต ดังแสดงในรูปด้านล่าง

โครงสร้างป้องกัน ESD ทั่วไปและวงจรสมมูล

เมื่อวาดโครงร่าง ต้องใช้ความระมัดระวังในการวางวงจรป้องกัน ESD สำรองไว้ใกล้กับขั้วรับอินพุตเพื่อลดความต้านทานของพื้นผิวและการเดินสายระหว่างขั้วรับอินพุตและวงจรป้องกัน ESD สำรอง ในการวาดท่อ NMOS ขนาดใหญ่ในพื้นที่ที่เล็กกว่า มักจะวาดเป็นนิ้วในเลย์เอาต์ และควรปฏิบัติตามกฎการออกแบบ I/O ESD อย่างเคร่งครัดเมื่อวาดเลย์เอาต์

หากใช้ PAD เป็นเอาต์พุตเท่านั้น ไม่จำเป็นต้องใช้ตัวต้านทานป้องกันและ NMOS ที่มีปลายด้านสั้นลงกราวด์ อุปกรณ์ PMOS และ NMOS ขนาดใหญ่ของสเตจเอาต์พุตสามารถใช้เป็นอุปกรณ์ป้องกัน ESD ได้ โดยทั่วไป สเตจเอาต์พุตมีวงแหวนป้องกันสองชั้น เพื่อให้สามารถใช้งานได้ ป้องกันการล๊อคอัพ

เมื่อออกแบบโครงสร้าง ESD แบบฟูลชิป ให้คำนึงถึงหลักการต่อไปนี้:

(1) ร่องรอย VDD และ VSS ต่อพ่วงควรมีความกว้างมากที่สุดเพื่อลดความต้านทานของร่องรอย

(2) ออกแบบโครงสร้างแคลมป์แรงดันระหว่าง VDD-VSS และจัดให้มีช่องจ่ายกระแสไฟอิมพีแดนซ์ต่ำโดยตรงสำหรับ VDD-VSS เมื่อ ESD เกิดขึ้น สำหรับวงจรที่มีพื้นที่ขนาดใหญ่ ควรวางโครงสร้างดังกล่าวไว้รอบๆ ชิป หากเป็นไปได้ การวาง VDD และ VSS PAD หลายแผ่นไว้ที่ขอบของชิปก็สามารถเพิ่มความต้านทาน ESD ของวงจรโดยรวมได้เช่นกัน

(3) พลังงานและรอยกราวด์ของโครงสร้างการป้องกันอุปกรณ์ต่อพ่วงควรแยกออกจากร่องรอยภายในให้มากที่สุด และโครงสร้างการป้องกัน ESD อุปกรณ์ต่อพ่วงควรได้รับการออกแบบอย่างสม่ำเสมอให้มากที่สุดเพื่อหลีกเลี่ยงการเชื่อมโยงที่อ่อนแอของ ESD ในการออกแบบเลย์เอาต์

(4) การออกแบบโครงสร้างป้องกัน ESD ควรสร้างสมดุลระหว่างอิทธิพลของประสิทธิภาพ ESD ของวงจร พื้นที่ชิป และโครงสร้างการป้องกันที่มีลักษณะเฉพาะของวงจร เช่น ความสมบูรณ์ของสัญญาณอินพุต ความเร็วของวงจร ความสามารถของไดรฟ์เอาท์พุต ฯลฯ และยังต้องคำนึงถึง ความสามารถของกระบวนการ แย่ การออกแบบวงจรจึงถูกปรับให้เหมาะสมที่สุด

(5) ในบางวงจรที่ออกแบบจริง บางครั้งไม่มีโครงสร้างป้องกันการหนีบแรงดัน VDD-VSS โดยตรง ในขณะนี้ แคลมป์แรงดันและการปล่อยกระแส ESD ระหว่าง VDD-VSS ส่วนใหญ่ใช้บ่อน้ำและวงจรทั้งหมดของชิปทั้งหมด พื้นที่สัมผัสของวัสดุพิมพ์ ดังนั้นในวงจรต่อพ่วงควรเพิ่มหน้าสัมผัสระหว่างบ่อน้ำกับพื้นผิวให้มากที่สุดและระยะห่างของ NP ควรสอดคล้องกัน หากมีพื้นที่ว่าง ควรเพิ่มโครงสร้างป้องกันแคลมป์แรงดัน VDD-VSS ข้างและรอบ ๆ PAD ของ VDD และ VSS ซึ่งไม่เพียงแต่เพิ่มความต้านทาน ESD ในโหมด VDD-VSS แต่ยังปรับปรุงโหมด I/O ใน โหมด I/O ความสามารถในการต่อต้าน ESD

โดยทั่วไป ตราบใดที่มีการนำหลักการทั่วไปที่กล่าวถึงข้างต้นมาใช้ เมื่อพิจารณาถึงการประนีประนอมกับพื้นที่ชิป แรงดันไฟฟ้าป้องกัน ESD ของวงจร CMOS ย่อยไมครอนทั่วไปสามารถเข้าถึงได้มากกว่า 2500V ซึ่งสามารถตอบสนองความต้องการป้องกัน ESD ได้แล้ว ของการออกแบบวงจรเชิงพาณิชย์

สำหรับการออกแบบ CMOSIC ขนาดใหญ่พิเศษที่มีความลึกระดับไมครอนลึก จะไม่มีการใช้การป้องกัน ESD แบบทั่วไป