Proteção ESD no projeto do circuito CMOS

"O projeto de proteção ESD está se tornando cada vez mais difícil com a melhoria do nível de processo CMOS. A proteção ESD não é apenas um problema de projeto de proteção ESD dos pinos de entrada ou de saída, mas um problema de proteção ESD de todo o chip. Cada I / O o circuito no chip precisa estabelecer um circuito de proteção ESD correspondente. Além disso, considerando todo o chip, o uso de uma estrutura de proteção do chip inteiro é uma boa escolha e também pode economizar I / OPAD. A área do componente ESD.

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1 Introdução

Descarga eletrostática (ESD-ElectroStatic Discharge) pode trazer consequências destrutivas para Eletrônico dispositivos e é uma das principais razões para o fracasso dos circuitos integrados. Com o desenvolvimento contínuo de circuitos integrados tecnologia, o tamanho dos circuitos CMOS continua a diminuir, a espessura do óxido da porta do tubo está ficando cada vez mais fina, a área do chip está ficando cada vez maior, a corrente e Voltagem que o tubo MOS pode suportar está ficando cada vez menor, e a periferia O ambiente de uso não mudou, por isso é necessário otimizar ainda mais o desempenho anti-ESD do circuito.

Como tornar a área efetiva de todo o chip o menor possível, alta resistência a ESD e sem a necessidade de adicionar etapas de processo adicionais tornou-se a principal consideração para IC designers.

2. Princípio de proteção ESD

O objetivo do projeto do circuito de proteção ESD é evitar que o circuito de trabalho seja danificado devido a ESD e garantir que a ESD que ocorre entre quaisquer dois pinos do chip tenha um desvio de baixa resistência para introduzir corrente ESD na linha de alimentação. Este bypass de baixa impedância não deve apenas absorver a corrente gerada pelo ESD, mas também bloquear a tensão do circuito de trabalho para evitar que o circuito de trabalho seja danificado devido à sobrecarga de tensão. Quando o circuito está funcionando normalmente, a estrutura antiestática não funciona, o que faz com que o circuito de proteção ESD também precise ter boa estabilidade, podendo responder rapidamente quando ocorre ESD, enquanto protege o circuito, a própria estrutura antiestática não é danificada. Os efeitos negativos da estrutura antiestática (como atraso de entrada) devem estar dentro de uma faixa aceitável e evitar que a estrutura antiestática trave.

3. Projeto da estrutura de proteção ESD do circuito CMOS

A maior parte da corrente ESD vem de fora do circuito, então o circuito de proteção ESD é geralmente projetado próximo ao PAD ou dentro do circuito de E / S. Um circuito de E / S típico consiste em duas partes: driver de saída e receptor de entrada. O ESD é introduzido no chip através do PAD, de modo que todos os dispositivos diretamente conectados ao PAD na E / S precisam estabelecer um desvio de baixa impedância ESD paralelo para introduzir a corrente ESD na linha de tensão e, em seguida, distribuir a linha de tensão aos vários pinos do chip. Reduza o impacto da ESD. Específico para o circuito de E / S, é o driver de saída e o receptor de entrada conectado ao PAD. Deve-se garantir que, quando ocorrer ESD, um caminho de baixa resistência paralelo ao circuito de proteção seja formado, ignorando a corrente ESD, e possa travar efetivamente o circuito de proteção imediatamente. Tensão. Quando essas duas partes funcionam normalmente, isso não afeta o funcionamento normal do circuito. Dispositivos de proteção ESD comumente usados ​​incluem resistores, diodos, transistores bipolares, tubos MOS, tiristores e assim por diante. Como o tubo MOS tem boa compatibilidade com o processo CMOS, o tubo MOS é freqüentemente usado para construir o circuito de proteção.

O NMOS Transistor sob o processo CMOS tem um npn parasita lateral (fonte-p-tipo substrato-dreno) Transistor, que pode absorver uma grande quantidade de corrente quando está ligado. Usando este fenômeno, um circuito de proteção com uma tensão suportável ESD mais alta pode ser projetado em uma área menor. Uma estrutura típica de dispositivo é a porta NMOS aterrada (GGNMOS, GateGroundedNMOS).

Em condições normais de trabalho, o transistor lateral NMOS não liga. Quando ocorre ESD, uma avalanche ocorre no dreno e na região de depleção do substrato, e pares de elétron-buraco também são gerados ao mesmo tempo. Uma parte dos furos gerados é absorvida pela fonte e o restante flui pelo substrato. Devido à existência da resistência do substrato Rsub, a voltagem do substrato é aumentada. Quando a junção PN entre o substrato e a fonte é polarizada positivamente, os elétrons são emitidos da fonte para o substrato. Sob a ação do campo elétrico entre a fonte e o dreno, esses elétrons são acelerados, resultando em ionização de colisão de elétrons e buracos, formando mais pares elétron-buraco, aumentando a corrente que flui através do transistor npn e, eventualmente, fazendo com que o transistor NMOS passam por dois ciclos. Segundo colapso, o colapso neste momento não é mais reversível e, eventualmente, fará com que o tubo NMOS seja danificado.

A fim de reduzir ainda mais a tensão em ambas as extremidades do NMOS na unidade de saída durante ESD, um Resistor pode ser adicionado entre o dispositivo de proteção ESD e o GGNMOS. Esta resistência não pode afetar o sinal de trabalho, portanto, não pode ser muito grande. Resistores de polissilício (poli) são normalmente usados ​​ao desenhar layouts.

Somente a proteção ESD de nível yi é usada, e o tubo dentro do circuito ainda pode estar quebrado quando a corrente ESD for grande. GGNMOS está ativado. Devido à grande corrente ESD, a resistência no substrato e a conexão de metal não podem ser ignoradas. Neste momento, o GGNMOS não pode travar a entrada de tensão na porta do terminal de recepção, porque a tensão da camada de óxido de silício da porta do terminal de recepção é inserida. O que atinge a tensão de ruptura é a queda de tensão IV entre o GGNMOS e o substrato da extremidade receptora de entrada. Para evitar essa situação, um GGNMOS de tamanho pequeno pode ser adicionado próximo ao terminal de recepção de entrada para proteção ESD secundária e pode ser usado para travar a tensão da porta do terminal de recepção de entrada, conforme mostrado na figura abaixo.

Estrutura de proteção ESD comum e circuito equivalente

Ao desenhar o layout, deve-se tomar cuidado para colocar o circuito de proteção ESD secundário próximo ao terminal de recepção de entrada para reduzir a resistência do substrato e sua fiação entre o terminal de recepção de entrada e o circuito de proteção ESD secundário. Para desenhar um tubo NMOS de tamanho grande em uma área menor, ele geralmente é desenhado como um dedo no layout, e as regras de projeto ESD de E / S devem ser estritamente seguidas ao desenhar o layout.

Se o PAD for usado apenas como saída, o resistor de proteção e o NMOS com extremidade em curto para o terra não são necessários. Os dispositivos PMOS e NMOS de grande porte do estágio de saída podem ser usados ​​como dispositivos de proteção ESD. Geralmente, o estágio de saída possui um anel de proteção duplo, para que possa ser utilizado. Evite o travamento.

Ao projetar uma estrutura ESD de chip completo, preste atenção aos seguintes princípios:

(1) Os traçados de VDD e VSS periféricos devem ser tão largos quanto possível para reduzir a resistência dos traços;

(2) Projete uma estrutura de fixação de tensão entre VDD-VSS e forneça um canal de descarga de corrente de baixa impedância direta para VDD-VSS quando ocorrer ESD. Para circuitos com áreas maiores, é bom colocar uma dessas estruturas ao redor do chip. Se possível, colocar vários VDD e VSS PADs na periferia do chip também pode aumentar a resistência ESD de todo o circuito;

(3) Os traços de energia e aterramento da estrutura de proteção periférica devem ser separados dos traços internos tanto quanto possível, e a estrutura de proteção ESD periférica deve ser projetada uniformemente, tanto quanto possível, para evitar elos fracos ESD no projeto de layout;

(4) O projeto da estrutura de proteção ESD deve equilibrar a influência do desempenho do circuito ESD, área do chip e estrutura de proteção nas características do circuito, como integridade do sinal de entrada, velocidade do circuito, capacidade da unidade de saída, etc., e também precisa considerar o capacidade do processo. Ruim, de modo que o projeto do circuito é muito otimizado;

(5) Em alguns circuitos realmente projetados, às vezes não há uma estrutura de proteção de fixação de tensão direta VDD-VSS. Neste momento, o aperto de tensão e descarga de corrente ESD entre VDD-VSS usam principalmente o poço e todo o circuito de todo o chip. O espaço de contato do substrato. Portanto, no circuito periférico, o contato entre o poço e o substrato deve ser aumentado tanto quanto possível, e o espaçamento das NPs deve ser consistente. Se houver espaço, é melhor adicionar uma estrutura de proteção de grampo de tensão VDD-VSS ao lado e ao redor do PAD de VDD e VSS, o que não só aumenta a resistência ESD no modo VDD-VSS, mas também melhora o modo I / O em Modo de E / S. A capacidade anti-ESD.

Geralmente, desde que os princípios gerais mencionados acima sejam adotados, considerando o compromisso com a área do chip, a tensão anti-ESD de um circuito CMOS submícron geral pode atingir mais de 2500 V, o que já pode atender aos requisitos anti-ESD de projetos de circuitos comerciais.

Para o projeto de CMOSIC de escala ultra larga submícron profunda, a proteção ESD convencional não é usada