Protection ESD dans la conception de circuits CMOS

"La conception de la protection ESD devient de plus en plus difficile avec l'amélioration du niveau de processus CMOS. La protection ESD n'est pas seulement un problème de conception de protection ESD des broches d'entrée ou de sortie, mais un problème de protection ESD de l'ensemble de la puce. Chaque E/S circuit dans la puce doit établir un circuit de protection ESD correspondant. De plus, compte tenu de l'ensemble de la puce, l'utilisation d'une structure de protection de la puce entière est un bon choix et peut également économiser l'I/OPAD. La zone du composant ESD.

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1 Présentation

Les décharges électrostatiques (ESD-ElectroStatic Discharge) peuvent avoir des conséquences destructrices sur Electronique appareils et est l’une des principales raisons de la défaillance des circuits intégrés. Avec le développement continu du circuit intégré sans souci, la taille des circuits CMOS continue de diminuer, l'épaisseur de l'oxyde de grille du tube devient de plus en plus fine, la surface de la puce devient de plus en plus grande, le courant et Tension que le tube MOS peut supporter devient de plus en plus petit, et la périphérie L'environnement d'utilisation n'a pas changé, il est donc nécessaire d'optimiser davantage les performances anti-ESD du circuit.

Comment rendre la zone efficace de l'ensemble de la puce aussi petite que possible, une résistance élevée aux décharges électrostatiques et aucun besoin d'ajouter des étapes de processus supplémentaires est devenue la principale considération pour IC concepteurs.

2. Principe de protection ESD

Le but de la conception du circuit de protection ESD est d'empêcher le circuit de travail d'être endommagé en raison de l'ESD et de garantir que l'ESD qui se produit entre deux broches de puce a une faible résistance de dérivation pour introduire le courant ESD dans la ligne électrique. Cette dérivation à faible impédance doit non seulement absorber le courant généré par les décharges électrostatiques, mais également bloquer la tension du circuit de travail pour éviter que le circuit de travail ne soit endommagé en raison d'une surcharge de tension. Lorsque le circuit fonctionne normalement, la structure antistatique ne fonctionne pas, ce qui oblige le circuit de protection ESD à avoir également une bonne stabilité, peut réagir rapidement en cas d'ESD, tout en protégeant le circuit, la structure antistatique elle-même n'est pas endommagée. Les effets négatifs de la structure antistatique (tels que le retard d'entrée) doivent se situer dans une plage acceptable et empêcher la structure antistatique de se verrouiller.

3. Conception de la structure de protection ESD du circuit CMOS

La plupart du courant ESD provient de l'extérieur du circuit, de sorte que le circuit de protection ESD est généralement conçu à côté du PAD ou à l'intérieur du circuit d'E/S. Un circuit d'E/S typique se compose de deux parties : le pilote de sortie et le récepteur d'entrée. L'ESD est introduit dans la puce via le PAD, de sorte que tous les appareils directement connectés au PAD dans les E/S doivent établir une dérivation ESD parallèle à faible impédance pour introduire le courant ESD dans la ligne de tension, puis distribuer la ligne de tension aux différentes broches de la puce. Réduire l'impact de l'EDD. Spécifique au circuit d'E/S, il s'agit du pilote de sortie et du récepteur d'entrée connectés au PAD. Il faut s'assurer que lorsque l'ESD se produit, un chemin à faible résistance parallèle au circuit de protection est formé, contournant le courant ESD, et peut effectivement bloquer immédiatement la tension du circuit de protection. Lorsque ces deux parties fonctionnent normalement, cela n'affecte pas le fonctionnement normal du circuit. Les dispositifs de protection ESD couramment utilisés comprennent les résistances, les diodes, les transistors bipolaires, les tubes MOS, les thyristors, etc. Parce que le tube MOS a une bonne compatibilité avec le processus CMOS, le tube MOS est souvent utilisé pour construire le circuit de protection.

Le NMOS Transistor sous le procédé CMOS a un npn parasite latéral (source-p-type substrat-drain) Transistor, qui peut absorber une grande quantité de courant lorsqu'il est allumé. En utilisant ce phénomène, un circuit de protection avec une tension de tenue ESD plus élevée peut être conçu dans une zone plus petite. Une structure de dispositif typique est la grille NMOS mise à la terre (GGNMOS, GateGroundedNMOS).

Dans des conditions de fonctionnement normales, le transistor latéral NMOS ne s'allumera pas. Lorsque l'ESD se produit, une avalanche se produit dans le drain et la région d'appauvrissement du substrat, et des paires électron-trou sont également générées en même temps. Une partie des trous générés est absorbée par la source, et le reste s'écoule à travers le substrat. Du fait de l'existence de la résistance de substrat Rsub, la tension de substrat est augmentée. Lorsque la jonction PN entre le substrat et la source est polarisée positivement, des électrons sont émis de la source dans le substrat. Sous l'action du champ électrique entre la source et le drain, ces électrons sont accélérés, ce qui entraîne une ionisation par collision des électrons et des trous, formant plus de paires électron-trou, augmentant le courant circulant dans le transistor npn et provoquant finalement le transistor NMOS à subir deux cycles. Deuxième panne, la panne à ce moment n'est plus réversible, et elle finira par endommager le tube NMOS.

Afin de réduire davantage la tension aux deux extrémités du NMOS sur le lecteur de sortie pendant l'ESD, un Resistor peut être ajouté entre le dispositif de protection ESD et le GGNMOS. Cette résistance ne peut pas affecter le signal de travail, elle ne peut donc pas être trop grande. Les résistances en polysilicium (poly) sont généralement utilisées lors du dessin des schémas.

Seule la protection ESD de niveau yi est utilisée et le tube à l'intérieur du circuit peut encore être en panne lorsque le courant ESD est important. GGNMOS est activé. En raison du courant ESD élevé, la résistance sur le substrat et la connexion métallique ne peuvent pas être ignorées. A ce moment, GGNMOS ne peut pas bloquer la tension d'entrée sur la grille de borne de réception, car la tension de la couche d'oxyde de silicium de la grille de borne de réception est entrée. Ce qui atteint la tension de claquage est la chute de tension IR entre le GGNMOS et le substrat de l'extrémité de réception d'entrée. Afin d'éviter cette situation, un GGNMOS de petite taille peut être ajouté près de la borne de réception d'entrée pour la protection ESD secondaire, et il peut être utilisé pour bloquer la tension de grille de la borne de réception d'entrée, comme illustré dans la figure ci-dessous.

Structure de protection ESD commune et circuit équivalent

Lors du dessin du schéma, il faut veiller à placer le circuit de protection ESD secondaire à proximité de la borne de réception d'entrée pour réduire la résistance du substrat et son câblage entre la borne de réception d'entrée et le circuit de protection ESD secondaire. Afin de dessiner un tube NMOS de grande taille dans une zone plus petite, il est souvent dessiné comme un doigt dans la disposition, et les règles de conception E/S ESD doivent être strictement suivies lors du dessin de la disposition.

Si le PAD n'est utilisé que comme sortie, la résistance de protection et le NMOS avec une extrémité courte à la terre ne sont pas nécessaires. Les dispositifs PMOS et NMOS de grande taille de l'étage de sortie peuvent eux-mêmes être utilisés comme dispositifs de protection ESD. Généralement, l'étage de sortie dispose d'un double anneau de protection, de sorte qu'il peut être utilisé. Empêcher le verrouillage.

Lors de la conception d'une structure ESD pleine puce, faites attention aux principes suivants :

(1) Les traces périphériques VDD et VSS doivent être aussi larges que possible pour réduire la résistance des traces ;

(2) Concevoir une structure de serrage de tension entre VDD-VSS et fournir un canal de décharge de courant direct à faible impédance pour VDD-VSS lorsque l'ESD se produit. Pour les circuits avec de plus grandes surfaces, il est bon de placer une telle structure autour de la puce. Si possible, placer plusieurs VDD et VSS PAD sur la périphérie de la puce peut également améliorer la résistance ESD du circuit global ;

(3) Les pistes d'alimentation et de terre de la structure de protection périphérique doivent être séparées autant que possible des pistes internes, et la structure de protection ESD périphérique doit être conçue autant que possible de manière uniforme pour éviter les maillons faibles ESD dans la conception de la configuration ;

(4) La conception de la structure de protection ESD doit équilibrer l'influence des performances ESD du circuit, de la surface de la puce et de la structure de protection sur les caractéristiques du circuit, telles que l'intégrité du signal d'entrée, la vitesse du circuit, la capacité d'entraînement de sortie, etc. capacité du processus. Mauvais, de sorte que la conception du circuit est très optimisée ;

(5) Dans certains circuits réellement conçus, il n'y a parfois pas de structure de protection directe de serrage de tension VDD-VSS. À ce stade, le serrage de tension et la décharge de courant ESD entre VDD-VSS utilisent principalement le puits et l'ensemble du circuit de la puce entière. L'espace de contact du substrat. Par conséquent, dans le circuit périphérique, le contact entre le puits et le substrat doit être augmenté autant que possible et l'espacement des NP doit être cohérent. S'il y a de l'espace, il est préférable d'ajouter une structure de protection de pince de tension VDD-VSS à côté et autour du PAD de VDD et VSS, ce qui améliore non seulement la résistance ESD en mode VDD-VSS, mais améliore également le mode E/S en Mode E/S. La capacité anti-ESD.

Généralement, tant que les principes généraux mentionnés ci-dessus sont adoptés, compte tenu du compromis avec la surface de la puce, la tension anti-ESD d'un circuit CMOS submicronique général peut atteindre plus de 2500 V, ce qui peut déjà répondre aux exigences anti-ESD de conceptions de circuits commerciaux.

Pour la conception de CMOSIC à ultra-large échelle submicronique profond, la protection ESD conventionnelle n'est pas utilisée