ESD-bescherming in CMOS-circuitontwerp

"ESD-beschermingsontwerp wordt steeds moeilijker met de verbetering van het CMOS-procesniveau. ESD-bescherming is niet alleen een ESD-beschermingsontwerpprobleem van invoerpinnen of uitvoerpinnen, maar een probleem van ESD-bescherming van de hele chip. Elke I/O circuit in de chip moet een bijbehorend ESD-beveiligingscircuit worden ingesteld. Bovendien, gezien de hele chip, is het gebruik van een hele-chip beschermingsstructuur een goede keuze, en het kan ook I/OPAD besparen. Het gebied van de ESD-component.

"

1 Inleiding

Elektrostatische ontlading (ESD-ElectroStatic Discharge) kan destructieve gevolgen hebben voor: elektronisch apparaten en is een van de belangrijkste redenen voor het falen van geïntegreerde schakelingen. Met de voortdurende ontwikkeling van geïntegreerde schakelingen technologie, de grootte van CMOS-circuits blijft kleiner worden, de dikte van het poortoxide van de buis wordt steeds dunner, het oppervlak van de chip wordt steeds groter, de stroom en spanning dat de MOS-buis kan weerstaan ​​wordt steeds kleiner en de periferie De gebruiksomgeving is niet veranderd, dus het is noodzakelijk om de anti-ESD-prestaties van het circuit verder te optimaliseren.

Hoe het effectieve gebied van de hele chip zo klein mogelijk te maken, hoge ESD-bestendigheid en geen noodzaak om extra processtappen toe te voegen, is de belangrijkste overweging geworden voor IC ontwerpers.

2. ESD-beschermingsprincipe:

Het ontwerpdoel van het ESD-beveiligingscircuit is om te voorkomen dat het werkcircuit beschadigd raakt door ESD, en om ervoor te zorgen dat de ESD die optreedt tussen twee chippinnen een bypass met lage weerstand heeft om ESD-stroom in de voedingslijn te introduceren. Deze bypass met lage impedantie moet niet alleen de stroom absorberen die wordt gegenereerd door ESD, maar ook de spanning van het werkcircuit klemmen om te voorkomen dat het werkcircuit wordt beschadigd door overbelasting van de spanning. Wanneer het circuit normaal werkt, werkt de antistatische structuur niet, waardoor het ESD-beveiligingscircuit ook een goede stabiliteit moet hebben, snel kan reageren wanneer ESD optreedt, terwijl het circuit wordt beschermd, de antistatische structuur zelf niet wordt beschadigd. De negatieve effecten van de antistatische structuur (zoals ingangsvertraging) moeten binnen een acceptabel bereik liggen en voorkomen dat de antistatische structuur vastloopt.

3. Ontwerp van CMOS-circuit ESD-beveiligingsstructuur:

Het grootste deel van de ESD-stroom komt van buiten het circuit, dus het ESD-beveiligingscircuit is over het algemeen ontworpen naast de PAD of binnen het I/O-circuit. Een typisch I/O-circuit bestaat uit twee delen: uitgangsdriver en ingangsontvanger. ESD wordt via de PAD in de chip geïntroduceerd, dus alle apparaten die rechtstreeks op de PAD zijn aangesloten in de I/O moeten een parallelle ESD-bypass met lage impedantie tot stand brengen om de ESD-stroom in de spanningslijn te introduceren en vervolgens de spanningslijn te verdelen. naar de verschillende pinnen van de chip. Verminder de impact van ESD. Specifiek voor het I/O-circuit zijn dit de uitgangsdriver en ingangsontvanger die op de PAD zijn aangesloten. Er moet voor worden gezorgd dat wanneer ESD optreedt, er een pad met lage weerstand parallel aan het beveiligingscircuit wordt gevormd, waarbij de ESD-stroom wordt omzeild en het beveiligingscircuit onmiddellijk effectief kan worden afgeklemd. Wanneer deze twee onderdelen normaal werken, heeft dit geen invloed op de normale werking van het circuit. Veelgebruikte ESD-beveiligingsapparaten zijn weerstanden, diodes, bipolaire transistors, MOS-buizen, thyristors enzovoort. Omdat de MOS-buis een goede compatibiliteit heeft met het CMOS-proces, wordt de MOS-buis vaak gebruikt om het beveiligingscircuit op te bouwen.

de NMOS Transistor onder het CMOS-proces heeft een laterale parasitaire npn (source-p-type substraat-drain) Transistor, die een grote hoeveelheid stroom kan absorberen wanneer deze is ingeschakeld. Met behulp van dit fenomeen kan een beveiligingscircuit met een hogere ESD-weerstandsspanning in een kleiner gebied worden ontworpen. Een typische apparaatstructuur is de poortgeaarde NMOS (GGNMOS, GateGroundedNMOS).

Onder normale werkomstandigheden kan de laterale NMOS-transistor niet worden ingeschakeld. Wanneer ESD optreedt, treedt een lawine op in de afvoer en het uitputtingsgebied van het substraat, en tegelijkertijd worden ook elektron-gatparen gegenereerd. Een deel van de gegenereerde gaten wordt geabsorbeerd door de bron en de rest stroomt door het substraat. Door het bestaan ​​van de substraatweerstand Rsub wordt de substraatspanning verhoogd. Wanneer de PN-overgang tussen het substraat en de bron positief is voorgespannen, worden elektronen vanuit de bron in het substraat geëmitteerd. Onder invloed van het elektrische veld tussen de bron en de afvoer worden deze elektronen versneld, wat resulteert in botsingsionisatie van elektronen en gaten, waardoor meer elektron-gatparen worden gevormd, waardoor de stroom die door de npn-transistor vloeit toeneemt en uiteindelijk de NMOS-transistor tot twee cycli ondergaan. Tweede storing, de storing is op dit moment niet meer omkeerbaar en zal uiteindelijk leiden tot beschadiging van de NMOS-buis.

Om de spanning aan beide uiteinden van de NMOS op de uitgangsaandrijving tijdens ESD verder te verlagen, moet een Weerstand kan worden toegevoegd tussen het ESD-beveiligingsapparaat en de GGNMOS. Deze weerstand kan het werksignaal niet beïnvloeden en kan dus niet te groot zijn. Polysilicium (poly) weerstanden worden meestal gebruikt bij het tekenen van lay-outs.

Er wordt alleen ESD-bescherming op yi-niveau gebruikt en de buis in het circuit kan nog steeds kapot gaan als de ESD-stroom groot is. GGNMOS is ingeschakeld. Door de grote ESD-stroom kan de weerstand op het substraat en de metalen verbinding niet worden genegeerd. Op dit moment kan GGNMOS de ingangsspanning naar de ontvangende terminalpoort niet blokkeren, omdat de spanning van de siliciumoxidelaag van de ontvangende terminalpoort wordt ingevoerd. Wat de doorslagspanning bereikt, is de IR-spanningsval tussen de GGNMOS en het substraat van het ingangsontvangstuiteinde. Om deze situatie te voorkomen, kan een klein formaat GGNMOS worden toegevoegd nabij de ingangsontvangstterminal voor secundaire ESD-bescherming, en deze kan worden gebruikt om de poortspanning van de ingangsontvangstterminal te blokkeren, zoals weergegeven in de onderstaande afbeelding.

Gemeenschappelijke ESD-beveiligingsstructuur en equivalent circuit

Bij het tekenen van de lay-out moet ervoor worden gezorgd dat het secundaire ESD-beveiligingscircuit dicht bij de ingangsontvangende terminal wordt geplaatst om de weerstand van het substraat en de bedrading tussen de ingangsontvangstterminal en het secundaire ESD-beveiligingscircuit te verminderen. Om een ​​NMOS-buis van groot formaat in een kleiner gebied te tekenen, wordt deze vaak als een vinger in de lay-out getekend en moeten de I/O ESD-ontwerpregels strikt worden gevolgd bij het tekenen van de lay-out.

Als de PAD alleen als uitgang wordt gebruikt, zijn de beveiligingsweerstand en de NMOS met een kort uiteinde naar de grond niet nodig. De grote PMOS- en NMOS-apparaten van de eindtrap kunnen zelf als ESD-beveiligingsapparaten worden gebruikt. Over het algemeen heeft de eindtrap een dubbele beschermingsring, zodat deze kan worden gebruikt. Voorkom vastlopen.

Let bij het ontwerpen van een full-chip ESD-structuur op de volgende principes:

(1) De perifere VDD- en VSS-sporen moeten zo breed mogelijk zijn om de weerstand van de sporen te verminderen;

(2) Ontwerp een spanningsklemstructuur tussen VDD-VSS en zorg voor een direct stroomontladingskanaal met lage impedantie voor VDD-VSS wanneer ESD optreedt. Voor circuits met grotere oppervlakten is het goed om zo'n structuur rond de chip te plaatsen. Indien mogelijk kan het plaatsen van meerdere VDD- en VSS PAD's aan de rand van de chip ook de ESD-weerstand van het totale circuit verbeteren;

(3) De stroom- en grondsporen van de perifere beschermingsstructuur moeten zoveel mogelijk worden gescheiden van de interne sporen, en de perifere ESD-beschermingsstructuur moet zoveel mogelijk uniform worden ontworpen om ESD-zwakke schakels in het lay-outontwerp te vermijden;

(4) Het ontwerp van de ESD-beschermingsstructuur moet de invloed van de ESD-prestaties van het circuit, het chipgebied en de beschermingsstructuur op de circuitkenmerken in evenwicht brengen, zoals de integriteit van het ingangssignaal, de circuitsnelheid, het vermogen van de uitgangsaandrijving, enz., en er moet ook rekening worden gehouden met de capaciteit van het proces. Slecht, zodat het circuitontwerp zeer geoptimaliseerd is;

(5) In sommige circuits die daadwerkelijk zijn ontworpen, is er soms geen directe VDD-VSS-spanningsklembeveiligingsstructuur. Op dit moment gebruiken de spanningsklem en ESD-stroomontlading tussen VDD-VSS voornamelijk de put en het hele circuit van de hele chip. De contactruimte van het substraat. Daarom moet in het perifere circuit het contact tussen de put en het substraat zoveel mogelijk worden vergroot en moet de afstand tussen de NP's consistent zijn. Als er ruimte is, is het beter om een ​​VDD-VSS-spanningsklembeveiligingsstructuur toe te voegen naast en rond de PAD van VDD en VSS, die niet alleen de ESD-weerstand in VDD-VSS-modus verbetert, maar ook de I/O-modus in I/O-modus. Het anti-ESD vermogen.

Over het algemeen kan, zolang de bovengenoemde algemene principes worden aangenomen, rekening houdend met het compromis met het chipgebied, de anti-ESD-spanning van een algemeen sub-micron CMOS-circuit meer dan 2500 V bereiken, wat al kan voldoen aan de anti-ESD-vereisten van commerciële circuitontwerpen.

Voor het ontwerp van diepe submicron ultragrootschalige CMOSIC wordt geen conventionele ESD-bescherming gebruikt