CMOS回路設計におけるESD保護

「CMOSプロセスレベルの向上に伴い、ESD保護設計はますます困難になっています。 ESD保護は、入力ピンまたは出力ピンのESD保護設計の問題であるだけでなく、チップ全体のESD保護の問題でもあります。 各I / O 回路 チップ内で対応するESD保護回路を確立する必要があります。 さらに、チップ全体を考慮すると、チップ全体の保護構造を使用することをお勧めします。また、I / OPADを節約することもできます。 ESDコンポーネントの領域。

「

1はじめに

静電放電（ESD-静電放電）は、破壊的な結果をもたらす可能性があります エレクトロニック これは集積回路の故障の主な原因の XNUMX つです。 集積回路の継続的な開発により、 テクノロジー、CMOS回路のサイズは縮小し続けており、チューブのゲート酸化膜の厚さはますます薄くなり、チップの面積はますます大きくなり、電流と 電圧 MOSチューブが耐えられる範囲はますます小さくなり、周辺環境は変化していないため、回路の静電気防止性能をさらに最適化する必要があります。

チップ全体の有効面積を可能な限り小さくし、ESD耐性を高くし、追加のプロセスステップを追加する必要がないようにする方法が主な考慮事項になっています IC デザイナー。

2.ESD保護の原則

ESD保護回路の設計目的は、ESDによって動作回路が損傷するのを防ぎ、任意のXNUMXつのチップピン間で発生するESDに、ESD電流を電力線に導入するための低抵抗バイパスを確保することです。 この低インピーダンスバイパスは、ESDによって生成された電流を吸収するだけでなく、動作回路の電圧をクランプして、電圧過負荷による動作回路の損傷を防ぐ必要があります。 回路が正常に動作している場合、帯電防止構造が機能しないため、ESD保護回路も良好な安定性が必要であり、ESDが発生したときに迅速に対応でき、回路を保護しながら、帯電防止構造自体が損傷することはありません。 帯電防止構造の悪影響（入力遅延など）は、許容範囲内にあり、帯電防止構造がラッチアップするのを防ぐ必要があります。

3.CMOS回路のESD保護構造の設計

ESD 電流の大部分は回路の外部から発生するため、ESD 保護回路は通常、PAD の隣または I/O 回路内に設計されます。 一般的な I/O 回路は、出力ドライバーと入力レシーバーの XNUMX つの部分で構成されます。 ESD は PAD を通じてチップに導入されるため、I/O 内の PAD に直接接続されているすべてのデバイスは、並列 ESD 低インピーダンス バイパスを確立して、ESD 電流を電圧ラインに導入し、電圧ラインを分配する必要があります。チップのさまざまなピンに接続されます。 ESDの影響を軽減します。 I/O 回路に特有のものは、PAD に接続された出力ドライバーと入力レシーバーです。 ESD が発生した場合、保護回路と並列の低抵抗パスが形成され、ESD 電流がバイパスされ、保護回路の電圧を即座に効果的にクランプできることが保証されなければなりません。 これら XNUMX つの部分が正常に動作する場合、回路の通常の動作には影響しません。 一般的に使用される ESD 保護デバイスには、抵抗、ダイオード、バイポーラ トランジスタ、MOS チューブ、サイリスタなどが含まれます。 MOS管はCMOSプロセスとの相性が良いため、保護回路の構築によく使われます。

、NMOS トランジスタ CMOSプロセスでは、横方向の寄生npn（ソース-pタイプの基板-ドレイン）があります トランジスタ、電源を入れると大量の電流を吸収することができます。 この現象を利用して、より小さな領域でより高いESD耐電圧の保護回路を設計することができます。 典型的なデバイス構造は、ゲート接地NMOS（GGNMOS、GateGroundedNMOS）です。

通常の動作状態では、NMOSラテラルトランジスタはオンになりません。 ESDが発生すると、基板のドレインと空乏領域でアバランシェが発生し、同時に電子正孔対も生成されます。 生成された正孔の一部はソースによって吸収され、残りは基板を通って流れます。 基板抵抗Rsubが存在するため、基板電圧が上昇します。 基板とソース間のPN接合が正にバイアスされると、電子がソースから基板に放出されます。 ソースとドレイン間の電界の作用下で、これらの電子が加速され、電子と正孔の衝突イオン化が発生し、より多くの電子正孔対が形成され、npnトランジスタを流れる電流が増加し、最終的にNMOSトランジスタがXNUMXサイクルを経ます。 XNUMX番目の故障、この時点での故障はもはや可逆的ではなく、最終的にはNMOSチューブが損傷する原因になります。

ESD中に出力ドライブのNMOSの両端の電圧をさらに下げるために、 抵抗 ESD保護デバイスとGGNMOSの間に追加できます。 この抵抗は動作信号に影響を与えることができないため、大きすぎることはありません。 ポリシリコン（ポリ）抵抗器は通常、レイアウトを描くときに使用されます。

yi レベルの ESD 保護のみが使用されており、ESD 電流が大きい場合、回路内の真空管が破壊される可能性があります。 GGNMOS がオンになります。 ESD 電流が大きいため、基板と金属接続の抵抗を無視できません。 このとき、GGNMOSは受信端子ゲートのシリコン酸化層の電圧が入力されるため、受信端子ゲートに入力された電圧をクランプすることができません。 ブレークダウン電圧に達するのは、GGNMOS と入力受信端の基板間の IR 電圧降下です。 この状況を回避するには、次の図に示すように、二次 ESD 保護のために入力受信端子の近くに小型の GGNMOS を追加し、入力受信端子のゲート電圧をクランプするために使用できます。

共通のESD保護構造と等価回路

レイアウトを描くときは、入力受信端子の近くに二次ESD保護回路を配置して、入力受信端子と二次ESD保護回路の間の基板とその配線の抵抗を減らすように注意する必要があります。 大きなサイズのNMOSチューブを小さな領域に描画するために、レイアウト内で指として描画されることがよくあります。レイアウトを描画するときは、I / OESD設計規則に厳密に従う必要があります。

PADを出力としてのみ使用する場合は、保護抵抗とグランドに短絡したNMOSは必要ありません。 出力段の大型PMOSおよびNMOSデバイス自体をESD保護デバイスとして使用できます。 通常、出力段には二重の保護リングが付いているため、使用できます。 ラッチアップを防ぎます。

フルチップESD構造を設計するときは、次の原則に注意してください。

（1）周辺のVDDおよびVSSトレースは、トレースの抵抗を減らすために可能な限り広くする必要があります。

（2）VDD-VSS間の電圧クランプ構造を設計し、ESDが発生したときにVDD-VSSに直接低インピーダンス電流放電チャネルを提供します。 より大きな面積の回路の場合、チップの周りにそのような構造をXNUMXつ配置することをお勧めします。 可能であれば、チップの周囲に複数のVDDおよびVSS PADを配置することで、回路全体のESD抵抗を高めることもできます。

（3）周辺保護構造の電源および接地トレースは、内部トレースから可能な限り分離する必要があります。また、周辺ESD保護構造は、レイアウト設計でESDの弱いリンクを回避するために、可能な限り均一に設計する必要があります。

（4）ESD保護構造の設計では、回路のESD性能、チップ面積、および保護構造が入力シグナルインテグリティ、回路速度、出力駆動能力などの回路特性に与える影響のバランスをとる必要があります。また、プロセスの容量。 貧弱なので、回路設計は非常に最適化されています。

（5）実際に設計された回路によっては、直接VDD-VSS電圧クランプ保護構造がない場合があります。 このとき、VDD-VSS間の電圧クランプとESD電流放電は、主にウェルとチップ全体の回路全体を使用します。 基板の接触スペース。 したがって、周辺回路では、ウェルと基板の接触を可能な限り大きくし、NPの間隔を一定にする必要があります。 スペースがある場合は、VDDとVSSのPADの横と周囲にVDD-VSS電圧クランプ保護構造を追加することをお勧めします。これにより、VDD-VSSモードのESD抵抗が向上するだけでなく、のI / Oモードも向上します。 I / Oモード。 抗ESD能力。

一般に、上記の一般原則が採用されている限り、チップ面積との妥協を考慮すると、一般的なサブミクロンCMOS回路のアンチESD電圧は2500Vを超える可能性があり、これはすでにアンチESD要件を満たすことができます。商用回路設計の。

ディープサブミクロンの超大規模CMOSICの設計では、従来のESD保護は使用されません