Perlindungan ESD dalam desain sirkuit CMOS

"Desain perlindungan ESD menjadi semakin sulit dengan peningkatan tingkat proses CMOS. Proteksi ESD bukan hanya masalah desain proteksi ESD dari pin input atau pin output, tetapi masalah proteksi ESD dari keseluruhan chip. Setiap I/O sirkit dalam chip perlu membuat sirkuit perlindungan ESD yang sesuai. Selain itu, mempertimbangkan seluruh chip, penggunaan struktur perlindungan seluruh chip adalah pilihan yang baik, dan juga dapat menghemat I/OPAD. Area komponen ESD.

"

1 Pendahuluan

Pelepasan muatan listrik statis (ESD-ElectroStatic Discharge) dapat membawa konsekuensi yang merusak pada Elektronik perangkat dan merupakan salah satu alasan utama kegagalan sirkuit terpadu. Dengan pengembangan berkelanjutan dari sirkuit terpadu teknologi, ukuran rangkaian CMOS terus menyusut, ketebalan gerbang oksida tabung semakin tipis, luas chip semakin besar, arus dan tegangan bahwa tabung MOS dapat menahan semakin kecil dan lebih kecil, dan pinggiran Lingkungan penggunaan tidak berubah, sehingga perlu untuk lebih mengoptimalkan kinerja anti-ESD dari sirkuit.

Cara membuat area efektif dari keseluruhan chip sekecil mungkin, resistansi ESD yang tinggi dan tidak perlu menambahkan langkah proses tambahan menjadi pertimbangan utama untuk IC desainer.

2. Prinsip perlindungan ESD

Tujuan desain rangkaian proteksi ESD adalah untuk mencegah rangkaian kerja menjadi rusak karena ESD, dan untuk memastikan bahwa ESD yang terjadi di antara dua pin chip memiliki bypass resistansi rendah untuk memasukkan arus ESD ke saluran listrik. Bypass impedansi rendah ini tidak hanya harus menyerap arus yang dihasilkan oleh ESD, tetapi juga menjepit tegangan rangkaian kerja untuk mencegah rangkaian kerja rusak akibat kelebihan tegangan. Ketika sirkuit bekerja secara normal, struktur antistatik tidak berfungsi, yang membuat sirkuit perlindungan ESD juga harus memiliki stabilitas yang baik, dapat merespons dengan cepat ketika ESD terjadi, sambil melindungi sirkuit, struktur antistatik itu sendiri tidak rusak. Efek negatif dari struktur antistatis (seperti penundaan input) harus berada dalam kisaran yang dapat diterima dan mencegah struktur antistatis menempel.

3. Desain struktur perlindungan ESD sirkuit CMOS

Sebagian besar arus ESD berasal dari luar rangkaian, sehingga rangkaian proteksi ESD umumnya dirancang di sebelah PAD atau di dalam rangkaian I/O. Sirkuit I/O tipikal terdiri dari dua bagian: output driver dan input receiver. ESD dimasukkan ke dalam chip melalui PAD, jadi semua perangkat yang terhubung langsung ke PAD di I/O perlu membuat bypass impedansi rendah ESD paralel untuk memasukkan arus ESD ke saluran tegangan, dan kemudian mendistribusikan saluran tegangan ke berbagai pin chip. Mengurangi dampak ESD. Khusus untuk sirkuit I/O, ini adalah output driver dan input receiver yang terhubung ke PAD. Harus dipastikan bahwa ketika ESD terjadi, jalur resistansi rendah paralel dengan sirkuit proteksi terbentuk, melewati arus ESD, dan dapat secara efektif menjepit sirkuit proteksi segera Tegangan. Ketika dua bagian ini bekerja secara normal, itu tidak mempengaruhi operasi normal sirkuit. Perangkat perlindungan ESD yang umum digunakan termasuk resistor, dioda, transistor bipolar, tabung MOS, thyristor dan sebagainya. Karena tabung MOS memiliki kompatibilitas yang baik dengan proses CMOS, tabung MOS sering digunakan untuk membangun sirkuit proteksi.

NMOS Transistor di bawah proses CMOS memiliki npn parasit lateral (sumber-p-type substrat-drain) Transistor, yang dapat menyerap sejumlah besar arus saat dihidupkan. Dengan menggunakan fenomena ini, rangkaian proteksi dengan tegangan penahan ESD yang lebih tinggi dapat dirancang di area yang lebih kecil. Struktur perangkat tipikal adalah gerbang grounded NMOS (GGNMOS, GateGroundedNMOS).

Dalam kondisi kerja normal, transistor lateral NMOS tidak akan menyala. Ketika ESD terjadi, longsoran terjadi di saluran dan daerah penipisan substrat, dan pasangan elektron-lubang juga dihasilkan pada saat yang sama. Sebagian dari lubang yang dihasilkan diserap oleh sumber, dan sisanya mengalir melalui substrat. Karena adanya resistansi substrat Rsub, tegangan substrat meningkat. Ketika sambungan PN antara substrat dan sumber bias positif, elektron dipancarkan dari sumber ke substrat. Di bawah aksi medan listrik antara sumber dan saluran, elektron ini dipercepat, menghasilkan ionisasi tumbukan elektron dan lubang, membentuk lebih banyak pasangan lubang elektron, meningkatkan arus yang mengalir melalui transistor npn, dan akhirnya menyebabkan transistor NMOS menjalani dua siklus. Kerusakan kedua, kerusakan saat ini tidak lagi dapat dibalik, dan pada akhirnya akan menyebabkan tabung NMOS rusak.

Untuk lebih mengurangi tegangan di kedua ujung NMOS pada drive output selama ESD, a Penghambat dapat ditambahkan antara perangkat perlindungan ESD dan GGNMOS. Resistansi ini tidak dapat mempengaruhi sinyal kerja, sehingga tidak boleh terlalu besar. Resistor polisilikon (poli) biasanya digunakan saat menggambar tata letak.

Hanya proteksi ESD tingkat yi yang digunakan, dan tabung di dalam sirkuit mungkin masih rusak saat arus ESD besar. GGNMOS diaktifkan. Karena arus ESD yang besar, hambatan pada substrat dan sambungan logam tidak dapat diabaikan. Pada saat ini, GGNMOS tidak dapat menjepit input tegangan ke gerbang terminal penerima, karena tegangan lapisan silikon oksida gerbang terminal penerima masuk. Apa yang mencapai tegangan tembus adalah penurunan tegangan IR antara GGNMOS dan substrat dari ujung penerima input. Untuk menghindari situasi ini, GGNMOS ukuran kecil dapat ditambahkan di dekat terminal penerima input untuk perlindungan ESD sekunder, dan dapat digunakan untuk menjepit tegangan gerbang terminal penerima input, seperti yang ditunjukkan pada gambar di bawah.

Struktur perlindungan ESD umum dan sirkuit setara

Saat menggambar tata letak, harus berhati-hati untuk menempatkan sirkuit proteksi ESD sekunder di dekat terminal penerima input untuk mengurangi hambatan substrat dan kabelnya antara terminal penerima input dan sirkuit proteksi ESD sekunder. Untuk menggambar tabung NMOS ukuran besar di area yang lebih kecil, sering kali digambar sebagai jari di tata letak, dan aturan desain I/O ESD harus benar-benar diikuti saat menggambar tata letak.

Jika PAD hanya digunakan sebagai output, resistor proteksi dan NMOS dengan ujung pendek ke ground tidak diperlukan. Perangkat PMOS dan NMOS ukuran besar dari tahap keluaran dapat digunakan sendiri sebagai perangkat perlindungan ESD. Umumnya, tahap keluaran memiliki cincin perlindungan ganda, sehingga dapat digunakan. Mencegah latch-up.

Saat merancang struktur ESD chip penuh, perhatikan prinsip-prinsip berikut:

(1) Jejak VDD dan VSS perifer harus selebar mungkin untuk mengurangi hambatan jejak;

(2) Rancang struktur penjepit tegangan antara VDD-VSS dan sediakan saluran pelepasan arus impedansi rendah langsung untuk VDD-VSS ketika ESD terjadi. Untuk sirkuit dengan area yang lebih besar, ada baiknya menempatkan satu struktur seperti itu di sekitar chip. Jika memungkinkan, menempatkan beberapa VDD dan VSS PAD di pinggiran chip juga dapat meningkatkan resistansi ESD dari keseluruhan rangkaian;

(3) Daya dan jejak tanah dari struktur pelindung periferal harus dipisahkan dari jejak internal sebanyak mungkin, dan struktur pelindung ESD periferal harus dirancang secara seragam sejauh mungkin untuk menghindari tautan lemah ESD dalam desain tata letak;

(4) Desain struktur proteksi ESD harus menyeimbangkan pengaruh kinerja ESD sirkuit, area chip, dan struktur proteksi pada karakteristik sirkuit, seperti integritas sinyal input, kecepatan sirkuit, kemampuan drive output, dll., dan juga perlu mempertimbangkan kapasitas proses. Miskin, sehingga desain sirkuit sangat optimal;

(5) Di beberapa sirkuit yang benar-benar dirancang, terkadang tidak ada struktur perlindungan penjepit tegangan VDD-VSS langsung. Pada saat ini, penjepitan tegangan dan pelepasan arus ESD antara VDD-VSS terutama menggunakan sumur dan seluruh rangkaian seluruh chip. Ruang kontak substrat. Oleh karena itu, di sirkuit periferal, kontak antara sumur dan substrat harus ditingkatkan sebanyak mungkin, dan jarak NP harus konsisten. Jika ada ruang, lebih baik untuk menambahkan struktur perlindungan penjepit tegangan VDD-VSS di samping dan di sekitar PAD VDD dan VSS, yang tidak hanya meningkatkan ketahanan ESD dalam mode VDD-VSS, tetapi juga meningkatkan mode I/O dalam modus I/O. Kemampuan anti-ESD.

Umumnya, selama prinsip umum yang disebutkan di atas diadopsi, dengan mempertimbangkan kompromi dengan area chip, tegangan anti-ESD dari rangkaian CMOS sub-mikron umum dapat mencapai lebih dari 2500V, yang sudah dapat memenuhi persyaratan anti-ESD. dari desain sirkuit komersial.

Untuk desain CMOSIC skala ultra-besar sub-mikron dalam, perlindungan ESD konvensional tidak digunakan