Protezione ESD nella progettazione del circuito CMOS

"La progettazione della protezione ESD sta diventando sempre più difficile con il miglioramento del livello di processo CMOS. La protezione ESD non è solo un problema di progettazione della protezione ESD dei pin di ingresso o di uscita, ma un problema di protezione ESD dell'intero chip. Ogni ingresso/uscita circuito nel chip deve stabilire un corrispondente circuito di protezione ESD. Inoltre, considerando l'intero chip, l'uso di una struttura di protezione dell'intero chip è una buona scelta e può anche risparmiare I/OPAD. L'area del componente ESD.

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1 Introduzione

Le scariche elettrostatiche (ESD-ElectroStatic Discharge) possono portare a conseguenze distruttive per Elettronico dispositivi ed è uno dei motivi principali del guasto dei circuiti integrati. Con il continuo sviluppo del circuito integrato la tecnologia, la dimensione dei circuiti CMOS continua a ridursi, lo spessore dell'ossido di gate del tubo diventa sempre più sottile, l'area del chip diventa sempre più grande, la corrente e voltaggio che il tubo MOS può sopportare sta diventando sempre più piccolo e la periferia L'ambiente di utilizzo non è cambiato, quindi è necessario ottimizzare ulteriormente le prestazioni anti-ESD del circuito.

Come rendere l'area effettiva dell'intero chip il più piccola possibile, un'elevata resistenza ESD e non è necessario aggiungere ulteriori passaggi di processo è diventata la considerazione principale per IC progettisti.

2. Principio di protezione ESD

Lo scopo del progetto del circuito di protezione ESD è impedire che il circuito di lavoro venga danneggiato a causa di ESD e garantire che l'ESD che si verifica tra due pin del chip abbia un bypass a bassa resistenza per introdurre corrente ESD nella linea di alimentazione. Questo bypass a bassa impedenza non deve solo assorbire la corrente generata da ESD, ma anche bloccare la tensione del circuito di lavoro per evitare che il circuito di lavoro venga danneggiato a causa di un sovraccarico di tensione. Quando il circuito funziona normalmente, la struttura antistatica non funziona, il che rende anche il circuito di protezione ESD necessario avere una buona stabilità, può rispondere rapidamente quando si verifica l'ESD, proteggendo il circuito, la struttura antistatica stessa non viene danneggiata. Gli effetti negativi della struttura antistatica (come il ritardo di ingresso) devono rientrare in un intervallo accettabile e impedire l'aggancio della struttura antistatica.

3. Progettazione della struttura di protezione ESD del circuito CMOS

La maggior parte della corrente ESD proviene dall'esterno del circuito, quindi il circuito di protezione ESD è generalmente progettato accanto al PAD o all'interno del circuito I/O. Un tipico circuito I/O è costituito da due parti: driver di uscita e ricevitore di ingresso. L'ESD viene introdotto nel chip attraverso il PAD, quindi tutti i dispositivi collegati direttamente al PAD nell'I/O devono stabilire un bypass parallelo ESD a bassa impedenza per introdurre la corrente ESD nella linea di tensione e quindi distribuire la linea di tensione ai vari pin del chip. Ridurre l'impatto dell'ESD. Specifico per il circuito I/O, è il driver di uscita e il ricevitore di ingresso collegati al PAD. È necessario assicurarsi che quando si verifica l'ESD, si formi un percorso a bassa resistenza parallelo al circuito di protezione, bypassando la corrente ESD e possa bloccare efficacemente il circuito di protezione immediatamente. Quando queste due parti funzionano normalmente, non influisce sul normale funzionamento del circuito. I dispositivi di protezione ESD comunemente usati includono resistori, diodi, transistor bipolari, tubi MOS, tiristori e così via. Poiché il tubo MOS ha una buona compatibilità con il processo CMOS, il tubo MOS viene spesso utilizzato per costruire il circuito di protezione.

Il NMOS Transistor sotto il processo CMOS ha un parassita laterale npn (substrato-drain di tipo source-p) Transistor, che può assorbire una grande quantità di corrente quando è acceso. Utilizzando questo fenomeno, è possibile progettare un circuito di protezione con una tensione di tenuta ESD più elevata in un'area più piccola. Una tipica struttura del dispositivo è il gate grounded NMOS (GGNMOS, GateGroundedNMOS).

In condizioni di lavoro normali, il transistor laterale NMOS non si accende. Quando si verifica l'ESD, si verifica una valanga nella regione di drenaggio e di svuotamento del substrato e contemporaneamente vengono generate anche coppie elettrone-lacuna. Una parte dei fori generati viene assorbita dalla sorgente e il resto scorre attraverso il substrato. A causa dell'esistenza della resistenza del substrato Rsub, la tensione del substrato viene aumentata. Quando la giunzione PN tra il substrato e la sorgente è polarizzata positivamente, gli elettroni vengono emessi dalla sorgente nel substrato. Sotto l'azione del campo elettrico tra la sorgente e il pozzo, questi elettroni vengono accelerati, con conseguente ionizzazione per collisione di elettroni e lacune, formando più coppie elettrone-lacuna, aumentando la corrente che scorre attraverso il transistor npn e infine provocando l'attivazione del transistor NMOS. subire due cicli. Secondo guasto, il guasto in questo momento non è più reversibile e alla fine causerà il danneggiamento del tubo NMOS.

Per ridurre ulteriormente la tensione su entrambe le estremità dell'NMOS sull'unità di uscita durante l'ESD, a Resistore può essere aggiunto tra il dispositivo di protezione ESD e il GGNMOS. Questa resistenza non può influenzare il segnale di lavoro, quindi non può essere troppo grande. I resistori in polisilicio (poli) vengono solitamente utilizzati quando si disegnano i layout.

Viene utilizzata solo la protezione ESD di livello yi e il tubo all'interno del circuito potrebbe ancora rompersi quando la corrente ESD è elevata. GGNMOS è attivato. A causa della grande corrente ESD, la resistenza sul substrato e la connessione metallica non possono essere ignorate. A questo punto, GGNMOS non può bloccare l'ingresso di tensione al gate del terminale di ricezione, poiché viene immessa la tensione dello strato di ossido di silicio del gate del terminale di ricezione. Ciò che raggiunge la tensione di rottura è la caduta di tensione IR tra il GGNMOS e il substrato dell'estremità ricevente in ingresso. Per evitare questa situazione, è possibile aggiungere un GGNMOS di piccole dimensioni vicino al terminale di ricezione di ingresso per la protezione ESD secondaria e può essere utilizzato per bloccare la tensione di gate del terminale di ricezione di ingresso, come mostrato nella figura seguente.

Struttura di protezione ESD comune e circuito equivalente

Quando si disegna il layout, occorre prestare attenzione a posizionare il circuito di protezione ESD secondario vicino al terminale di ricezione di ingresso per ridurre la resistenza del substrato e il relativo cablaggio tra il terminale di ricezione di ingresso e il circuito di protezione ESD secondario. Per disegnare un tubo NMOS di grandi dimensioni in un'area più piccola, viene spesso disegnato come un dito nel layout e le regole di progettazione ESD I/O dovrebbero essere rigorosamente seguite quando si disegna il layout.

Se il PAD viene utilizzato solo come uscita, non sono necessari il resistore di protezione e l'NMOS con un'estremità corta a terra. I dispositivi PMOS e NMOS di grandi dimensioni dello stadio di uscita possono essere utilizzati essi stessi come dispositivi di protezione ESD. Generalmente, lo stadio di uscita ha un doppio anello di protezione, in modo che possa essere utilizzato. Prevenire il latch-up.

Quando si progetta una struttura ESD full-chip, prestare attenzione ai seguenti principi:

(1) Le tracce VDD e VSS periferiche dovrebbero essere le più ampie possibile per ridurre la resistenza delle tracce;

(2) Progettare una struttura di bloccaggio della tensione tra VDD-VSS e fornire un canale di scarica di corrente diretto a bassa impedenza per VDD-VSS quando si verifica ESD. Per circuiti con aree più grandi, è bene posizionare una di queste strutture attorno al chip. Se possibile, posizionare più VDD e VSS PAD sulla periferia del chip può anche migliorare la resistenza ESD del circuito complessivo;

(3) Le tracce di alimentazione e di terra della struttura di protezione periferica dovrebbero essere separate il più possibile dalle tracce interne e la struttura di protezione ESD periferica dovrebbe essere progettata il più uniformemente possibile per evitare collegamenti deboli ESD nella progettazione del layout;

(4) La progettazione della struttura di protezione ESD dovrebbe bilanciare l'influenza delle prestazioni ESD del circuito, dell'area del chip e della struttura di protezione sulle caratteristiche del circuito, come l'integrità del segnale di ingresso, la velocità del circuito, la capacità di azionamento dell'uscita, ecc. capacità del processo. Scarso, in modo che il design del circuito sia molto ottimizzato;

(5) In alcuni circuiti effettivamente progettati, a volte non esiste una struttura di protezione del bloccaggio della tensione VDD-VSS diretta. In questo momento, il bloccaggio della tensione e la scarica di corrente ESD tra VDD-VSS utilizzano principalmente il pozzo e l'intero circuito dell'intero chip. Lo spazio di contatto del substrato. Pertanto, nel circuito periferico, il contatto tra il pozzo e il substrato dovrebbe essere aumentato il più possibile e la spaziatura delle NP dovrebbe essere coerente. Se c'è spazio, è meglio aggiungere una struttura di protezione del morsetto di tensione VDD-VSS accanto e intorno al PAD di VDD e VSS, che non solo migliora la resistenza ESD in modalità VDD-VSS, ma migliora anche la modalità I/O in Modalità I/O. La capacità anti-ESD.

Generalmente, a patto che vengano adottati i principi generali sopra menzionati, considerando il compromesso con l'area del chip, la tensione anti-ESD di un circuito CMOS generale sub-micron può raggiungere più di 2500V, che può già soddisfare i requisiti anti-ESD dei progetti di circuiti commerciali.

Per la progettazione di CMOSIC ultra-larghi sub-micron profondi, non viene utilizzata la protezione ESD convenzionale