הגנת ESD בתכנון מעגל CMOS

"עיצוב הגנת ESD הופך לקשה יותר ויותר עם השיפור ברמת תהליך CMOS. הגנת ESD היא לא רק בעיית עיצוב הגנת ESD של פיני קלט או פיני פלט, אלא בעיה של הגנת ESD של כל השבב. כל I/O מעגל בשבב צריך ליצור מעגל הגנת ESD תואם. בנוסף, בהתחשב בכל השבב, השימוש במבנה הגנת שבב שלם הוא בחירה טובה, והוא יכול גם לחסוך I/OPAD. השטח של רכיב ה-ESD.

"

1 מבוא

פריקה אלקטרוסטטית (ESD-ElectroStatic Discharge) יכולה להביא לתוצאות הרסניות אֶלֶקטרוֹנִי התקנים והיא אחת הסיבות העיקריות לכשל של מעגלים משולבים. עם פיתוח מתמשך של מעגל משולב טֶכנוֹלוֹגִיָה, גודל מעגלי CMOS ממשיך להתכווץ, עובי תחמוצת השער של הצינור הולך ונהיה דק יותר ויותר, שטח השבב הולך וגדל, הזרם וה מתח שהצינור MOS יכול לעמוד בו הולך וקטן, והפריפריה סביבת השימוש לא השתנתה, ולכן יש צורך לייעל עוד יותר את ביצועי האנטי-ESD של המעגל.

כיצד להפוך את השטח האפקטיבי של השבב כולו לקטן ככל האפשר, עמידות גבוהה ל-ESD וללא צורך בהוספת שלבי תהליך נוספים הפך לשיקול העיקרי עבור IC מעצבים.

2. עקרון הגנת ESD

מטרת התכנון של מעגל הגנת ESD היא למנוע ממעגל העבודה להיפגע עקב ESD, ולהבטיח של-ESD המתרחש בין כל שני פיני שבבים יש מעקף התנגדות נמוכה כדי להכניס זרם ESD לקו החשמל. מעקף זה בעל עכבה נמוכה חייב לא רק לספוג את הזרם שנוצר על ידי ESD, אלא גם להדק את המתח של מעגל העבודה כדי למנוע ממעגל העבודה להינזק עקב עומס יתר במתח. כאשר המעגל פועל כרגיל, המבנה האנטי-סטטי אינו פועל, מה שגורם למעגל הגנת ESD גם להיות בעל יציבות טובה, יכול להגיב במהירות כאשר ESD מתרחש, תוך הגנה על המעגל, המבנה האנטי-סטטי עצמו אינו ניזוק. ההשפעות השליליות של המבנה האנטי-סטטי (כגון עיכוב קלט) חייבות להיות בטווח מקובל ולמנוע מהמבנה האנטי-סטטי להיצמד.

3. עיצוב מבנה הגנת ESD של מעגל CMOS

רוב זרם ה-ESD מגיע מחוץ למעגל, כך שמעגל ההגנה על ESD מתוכנן בדרך כלל ליד ה-PAD או בתוך מעגל ה-I/O. מעגל I/O טיפוסי מורכב משני חלקים: דרייבר פלט ומקלט קלט. ESD מוכנס לשבב דרך ה-PAD, כך שכל המכשירים המחוברים ישירות ל-PAD ב-I/O צריכים ליצור מעקף מקבילי ESD בעל עכבה נמוכה כדי להכניס את זרם ה-ESD לקו המתח, ולאחר מכן להפיץ את קו המתח. לפינים השונים של השבב. הפחת את ההשפעה של ESD. ספציפית למעגל ה-I/O, זהו מנהל המוצא ומקלט הקלט המחוברים ל-PAD. יש לוודא שכאשר ESD מתרחש, נוצר נתיב התנגדות נמוך במקביל למעגל ההגנה, עוקף את זרם ה-ESD, ויכול למעשה להדק את מעגל ההגנה מיד. כאשר שני החלקים הללו עובדים כרגיל, זה לא משפיע על הפעולה הרגילה של המעגל. התקני הגנת ESD הנפוצים כוללים נגדים, דיודות, טרנזיסטורים דו-קוטביים, צינורות MOS, תיריסטורים וכן הלאה. מכיוון שלצינור MOS יש תאימות טובה לתהליך CMOS, צינור MOS משמש לעתים קרובות לבניית מעגל ההגנה.

ה-NMOS טרנזיסטור תחת תהליך CMOS יש npn טפילי לרוחב (מקור-p-type substraat-drain) טרנזיסטור, שיכול לספוג כמות גדולה של זרם כאשר הוא מופעל. באמצעות תופעה זו, ניתן לתכנן מעגל הגנה עם מתח עמידות ESD גבוה יותר בשטח קטן יותר. מבנה מכשיר טיפוסי הוא ה-NMOS עם הארקת שער (GGNMOS, GateGroundedNMOS).

בתנאי עבודה רגילים, הטרנזיסטור לרוחב NMOS לא יידלק. כאשר ESD מתרחש, מפולת שלגים מתרחשת בניקוז ובאזור הדלדול של המצע, וגם זוגות אלקטרונים-חור נוצרים באותו הזמן. חלק מהחורים שנוצרו נספג במקור, והשאר זורם דרך המצע. עקב קיומה של התנגדות המצע Rsub, מתח המצע גדל. כאשר צומת ה-PN בין המצע למקור מוטה באופן חיובי, אלקטרונים נפלטים מהמקור אל המצע. תחת פעולת השדה החשמלי בין המקור לניקוז, אלקטרונים אלו מואצים, וכתוצאה מכך יינון התנגשות של אלקטרונים וחורים, יצירת זוגות אלקטרונים-חורים נוספים, הגדלת הזרם הזורם דרך הטרנזיסטור npn, ובסופו של דבר גורם לטרנזיסטור NMOS לעבור שני מחזורים. התמוטטות שניה, ההתמוטטות בשלב זה כבר אינה הפיכה, ובסופו של דבר היא תגרום לפגיעה בצינור ה-NMOS.

על מנת להפחית עוד יותר את המתח בשני קצוות ה-NMOS בכונן הפלט במהלך ESD, א נַגָד ניתן להוסיף בין התקן הגנת ESD לבין GGNMOS. התנגדות זו אינה יכולה להשפיע על אות העבודה, ולכן היא לא יכולה להיות גדולה מדי. נגדים מפוליסיליקון (פולי) משמשים בדרך כלל בעת ציור פריסות.

נעשה שימוש רק בהגנה על ESD ברמת yi, והצינור בתוך המעגל עדיין עלול להתקלקל כאשר זרם ה-ESD גדול. GGNMOS מופעל. בשל זרם ה-ESD הגדול, לא ניתן להתעלם מההתנגדות על המצע ומחיבור המתכת. בשלב זה, GGNMOS אינו יכול להצמיד את קלט המתח לשער המסוף המקבל, מכיוון שהמתח של שכבת תחמוצת הסיליקון של שער המסוף המקבל מוקלט. מה שמגיע למתח הפירוק הוא ירידת מתח ה-IR בין ה-GGNMOS למצע של קצה מקבל הקלט. על מנת להימנע ממצב זה, ניתן להוסיף GGNMOS בגודל קטן ליד מסוף קבלת הקלט להגנה על ESD משנית, וניתן להשתמש בו כדי להדק את מתח השער של מסוף מקבל הקלט, כפי שמוצג באיור למטה.

מבנה הגנה משותף של ESD ומעגל שווה ערך

בעת שרטוט הפריסה, יש להקפיד למקם את מעגל הגנת ה-ESD המשני קרוב למסוף קבלת הקלט כדי להפחית את ההתנגדות של המצע והחיווט שלו בין מסוף קבלת הקלט למעגל הגנת ESD המשני. על מנת לצייר צינור NMOS בגודל גדול באזור קטן יותר, הוא מצויר לעתים קרובות כאצבע בפריסה, ויש להקפיד על כללי עיצוב I/O ESD בעת ציור הפריסה.

אם ה-PAD משמש רק כפלט, אין צורך בנגד ההגנה וב-NMOS עם קצה קצר לאדמה. התקני PMOS ו-NMOS בגודל גדול של שלב הפלט יכולים לשמש בעצמם כהתקני הגנה על ESD. בדרך כלל, לשלב הפלט טבעת הגנה כפולה, כך שניתן להשתמש בו. מניעת התנעה.

בעת תכנון מבנה ESD עם שבב מלא, שימו לב לעקרונות הבאים:

(1) עקבות ה-VDD וה-VSS ההיקפיות צריכות להיות רחבות ככל האפשר כדי להפחית את ההתנגדות של העקבות;

(2) תכנן מבנה מהדק מתח בין VDD-VSS וספק ערוץ פריקת זרם ישיר בעל עכבה נמוכה עבור VDD-VSS כאשר מתרחש ESD. עבור מעגלים עם שטחים גדולים יותר, כדאי למקם מבנה אחד כזה סביב השבב. אם אפשר, הצבת מספר VDD ו-VSS PADs על הפריפריה של השבב יכולה גם לשפר את התנגדות ESD של המעגל הכולל;

(3) יש להפריד את עקבות הכוח והקרקע של מבנה ההגנה ההיקפי מהעקבות הפנימיות ככל האפשר, ויש לתכנן את מבנה הגנת ESD היקפי בצורה אחידה ככל האפשר כדי למנוע חוליות חלשות ESD בתכנון הפריסה;

(4) התכנון של מבנה הגנת ESD צריך לאזן את ההשפעה של ביצועי ESD של המעגל, שטח השבב ומבנה ההגנה על מאפייני המעגל, כגון שלמות אות הכניסה, מהירות המעגל, יכולת כונן הפלט וכו', וכן צריך לשקול את היכולת של התהליך. גרוע, כך שעיצוב המעגל מותאם מאוד;

(5) בחלק מהמעגלים שתוכננו בפועל, לפעמים אין מבנה הגנה ישיר של הידוק מתח VDD-VSS. בשלב זה, הידוק המתח ופריקת זרם ESD בין VDD-VSS משתמשים בעיקר בבאר ובכל המעגל של השבב כולו. מרחב המגע של המצע. לכן, במעגל ההיקפי, יש להגדיל את המגע בין הבאר למצע ככל האפשר, והמרווח בין ה-NPs צריך להיות עקבי. אם יש מקום, עדיף להוסיף מבנה הגנת מהדק מתח VDD-VSS ליד ומסביב ל-PAD של VDD ו-VSS, מה שלא רק משפר את התנגדות ה-ESD במצב VDD-VSS, אלא גם משפר את מצב ה-I/O ב מצב I/O. יכולת אנטי-ESD.

ככלל, כל עוד מאמצים את העקרונות הכלליים הנ"ל, בהתחשב בפשרה עם אזור השבב, המתח האנטי-ESD של מעגל CMOS כללי תת-מיקרון יכול להגיע ליותר מ-2500V, אשר כבר יכול לעמוד בדרישות האנטי-ESD של עיצובי מעגלים מסחריים.

לתכנון של CMOSIC בקנה מידה גדול במיוחד מתחת למיקרון, לא נעשה שימוש בהגנת ESD קונבנציונלית