ESD praesidium in CMOS ambitu design

"Consilium tutelae ESD magis ac difficilius fit cum gradu processus CMOS emendatione. Tutela ESD non solum quaestio ESD tutelae designatio de input clavi vel paxillos output, sed quaestio ESD totius chipi est. Quisque / O * circuit in chip debet constituere ambitum tutelae respondentem ESD. Praeterea, perpensis totis chippis, usus instrumenti praesidii totius chippis est bona optio, et potest etiam salvare I/OPAD. Area ESD componens.

"

1 Introduction

Electrostatica missio (ESD-ElectroStatic Dimissionem) efficere potest consequentia perniciosa Electronic strophas et unus praecipuarum rationum ob defectum ambituum integratorum. Cum continua progressione circuli integrati Technologyet magnitudo CMOS circuitus refugiendi pergit, portae oxydi tubi crassitudo tenuior et tenuior est, aream spumae ampliorem et ampliorem facit, vena; voltage quod tubus MOS sustinere potest minor et minor questus est, et peripheriae usus ambitus non mutatus est, ut necesse est ulterius optimize anti-ESD effectus circumire.

Quomodo area efficax totius assupationis quam minimum efficere potest, alta resistentia ESD et nulla necessitate additicii gradus processus addere, praecipua consideratio facta est. IC mi.

2. ESD praesidium principium

Consilium tutelae ambitus ESD est impedire, ne circumitus laborans ob ESD laedatur, et curet ut ESD, qui inter duos acusculos occurrit, resistentiam humiliorem habeat, quam ut ESD currentem in lineam potentiae introducat. Hoc impedimentum humilitatis praeterire debet non solum currentem ab ESD generatum absorbere, sed etiam fibulae intentionem circuii laborantis impedire, ne circumitus laborans laedatur ex intentione oneris. Cum in circuitu regulariter laborat, structura antistatica opus non facit, quod ESD tutelae ambitum efficit ut bonam stabilitatem habeat, cito respondere potest cum ESD incidit, dum circumitionem tutatur, structura ipsa antistatica non corrumpitur. Effectus negativi antistaticae structurae (ut mora input) debent esse intra ambitum acceptabilem et ne structurae antistaticae lateant.

3. Designatio CMOS ambitus ESD structurae tutelae

Maxime currentis ESD ab extra ambitum venit, ergo ambitus tutelae ESD plerumque iuxta PAD vel intra I/O ambitum designatur. Circuitus typicus I/O duabus partibus constat: output exactoris et receptoris input. ESD in chip per PAD introducitur, ergo omnes machinis cum PAD in I/O directe connexis opus est ut ESD impedimentum humile constituat, ut ESD currentem in lineam intentionem introducat, et deinde lineam intentionem distribuat. ad varias paxillos DOLO. Ictum ESD reducere. Imprimis ad ambitum I/O, est output agitator et receptor input PAD connexus. Providendum est ut, cum ESD occurrat, via humilis resistentia parallela circuitui tutelae formatur, currente ESD transiliendo, et circumcirca statim intentione tutelae fibulas efficaciter posse. Cum hae duae partes normaliter operantur, normalis operatio in circuitu non afficit. Communiter ESD machinas tutelae adhibent resistores, diodes, transistores bipolaris, MOS fistulae, thyristores et alia huiusmodi. Quia tubus MOS cum processu CMOS convenientiam habet, in MOS tubus saepe ambitum tutelae construere consuevit.

NMOS Gallium sub CMOS processum lateralem habet parasiticum npn (fonte-p-genus substratum-exhaurire) Galliumquae magnam vim fluminis in volvente absorbere possunt. Hoc phaenomeno utens, circuitio tutelae cum intentione altiori ESD sustinendi in area minore designari potest. Fabrica typica structura est porta NMOS fundata (GGNMOS, GateGroundedNMOS).

Sub normalibus condiciones operantes, transistor lateralis NMOS in se convertet. Cum ESD occurrit, NIVIS CASUS occurrit in exhauriente et deperdito regione subiecti, et paria electronico-foraminis simul generantur. Pars foraminum generatorum absorbetur a fonte, et reliqua per subjectum fluit. Ob existentiam subiecti Rsub resistentiae, subiecta intentione augetur. Cum PN coniunctae inter subiectum et fontem positive iactent, electrons e fonte in subiectum emittitur. Sub actione campi electrici inter fontem et exhauriunt, hi electrons accelerantur, ex collisione ionizationum electronicorum et foraminum, plura paria electronico-foraminum formantes, currentem fluentem per transistorem npn augentes et tandem NMOS transistorem causantes. duos circuitus subire. Secundae naufragii, naufragii ad hoc tempus iam non convertitur, et tandem NMOS fistulam laedi facit.

Ut ulterior intentione ad utrumque finem NMOS in output coegi durante ESD reducatur, a resistor addi possunt inter fabrica tutelae ESD et GGNMOS. Haec resistentia non potest accidere signum laboranti, quare nimis magnus esse non potest. Polysilicon (poly) resistors plerumque adhibetur cum layouts edendo.

Tantum praesidium yi-level ESD adhibetur, et tubus intra ambitum adhuc rescinditur, cum magna ESD vena est. GGNMOS est in. Ob magnum ESD currentem, resistentia in subiecto et nexus metallica ignorari non potest. Hoc tempore, GGNMOS non potest fibulare voltationem input ad portam terminalem recipiendam, quia initus est initus ossis oxydi pii in intentione portae terminalis recipientis. Quod ad intentionem naufragii attingit, est IR gutta voltage inter GGNMOS et subiectum initus finis recipientis. Ad hanc condicionem evitandam, parva magnitudo GGNMOS prope initus recipiendi terminalis tutelae secundae ESD addi potest, et portae intentionis initus recipiendi terminalis fibulae adhiberi potest, ut in figura infra ostendetur.

Communia ESD structurae tutelae et ambitus aequivalens

Cum extensione ducta, cavendum est, ut ESD tutelae secundarium circuii prope initus recipiendi terminum ponatur ad resistentiam subiecti et eius wiring inter input recipiendi terminum et ESD tutelae secundae circumeundi. Ut in area minore NMOS tubus magnam magnitudinem trahat, saepe digitus in layout trahitur, et regulae I/O ESD stricte observandae sunt cum extensione ducta.

Si PAD tantum pro output adhibeatur, tutela resistor et NMOS brevi fine ad terram non necessarii sunt. Magna-amplitudo PMOS et NMOS machinis scaenae outputi uti possunt ipsae ut ESD machinas tutelae adhibeantur. Fere scaena output anulum habet duplicem tutelam, ut adhiberi possit. Ne pessulus ascendit.

Cum plenam chip ESD structuram cogitans, ad sequentia principia attende:

(1) Vestigia peripheralia VDD et VSS sint quam latissime ad resistentiam vestigia reducenda;

(2) Intentio intentionis compages inter VDD-VSS designet et directam impedimentum currentis missionis canalis VDD-VSS cum ESD occurs. Circuitus enim cum majoribus areis, bonum est unam ejusmodi structuram circa chip ponere. Si fieri potest, multiplex VDD et VSS PADs in peripheria domatis collocare possunt, etiam resistentiam ESD augere altioris circuli;

(3) Virtus et humus vestigia tutelae periphericae structurae ab internis vestigiis quam maxime separari debent, et structurae tutelae periphericae ESD uniformiter, quantum fieri potest, ad vitandos ESD debiles nexus in intentione layout;

(4) Consilium tutelae structurae ESD aequare influentiam ambitus ESD perficiendi, areae chip, et structuram tutelae in notis circumire, ut input signum integritatis, celeritatis ambitus, output coegi facultatem, etc., atque etiam considerare debes, etc. capacitas processus. Egestas, ipsum sit ut mauris cursus ipsum.

(5) In nonnullis circulis actu destinatis, interdum directa VDD-VSS voltage compages nulla compage munitur. Hoc tempore, intentione clamitatio et ESD missio currentis inter VDD-VSS maxime puteo et toto orbe totius chippis utuntur. Notus spatium distent. In ambitu igitur peripherali, contactus inter puteum et subiectum quam maxime augebitur, et spatium NPs constare debet. Si spatium est, melius est addere VDD-VSS fibulae fibulae structuram tutelae praeter et circa PAD ipsius VDD et VSS, quae non solum ESD resistentiam in modum VDD-VSS auget, sed etiam modum I/O in modum auget. I/O modus. ANTI-ESD habebat.

Generaliter, dummodo principia generalia supradicta assumantur, considerato compromisso cum area chippis, anti-ESD voltatio circuli generalis sub-micron CMOS plus quam 2500V attingere potest, quae iam ad requisita anti-ESD occurrere potest. ambitus mercatorum designat.

Ad consilium profunditatis sub-micron CMOSIC ultra-magnae scalarum conventionale ESD praesidium non adhibetur.