Tujuannya adalah untuk "mengurangi upaya yang diperlukan untuk mengintegrasikan beberapa IP analog ke dalam ASIC apa pun dengan memungkinkan IP untuk dimasukkan langsung ke aliran desain digital", menurut perusahaan. “Yang terpenting, pelanggan tidak perlu lagi berurusan dengan batas sinyal campuran antara analog dan digital – sub-sistem terlihat seperti blok IP digital normal, dengan antarmuka standar yang diharapkan oleh para insinyur, membuatnya mudah dipahami dan ditangani .”
Awalnya, perusahaan menawarkan tiga sub-sistem, untuk: manajemen daya ('agilePMU'), proses-tegangan-penginderaan suhu (PVT) ('agilePVT'), dan manajemen tidur ('agileSMU').
Blok IP dalam subsistem berasal dari portofolio Agile yang ada dan dapat disesuaikan dengan kebutuhan pelanggan di dalam pembungkus digital, dan pra-verifikasi subsistem sinyal campuran sehingga pelanggan tidak perlu melakukannya.
“Sub-sistem yang dibungkus adalah agnostik proses dan pengecoran, dan setiap desain dioptimalkan untuk PDK [perangkat desain proses] khusus pelanggan,” kata Agile.
Kiriman termasuk model SystemVerilog untuk integrasi ke arus verifikasi digital pelanggan yang ada.
PVT Sensor (puncak) sub-sistem memiliki sensor proses, tegangan dan suhu, generator referensi, dan pengontrol digital untuk start-up dan shutdown. Monitor status memberikan umpan balik waktu nyata.
Subsistem manajemen tidur (benar) biasanya akan berisi osilator yang dapat diprogram untuk operasi SoC frekuensi rendah dan sejumlah pembanding yang dapat digunakan untuk memulai urutan pengaktifan. Generator power-on-reset disertakan. Aktivitas diawasi oleh pengontrol digital, dan monitor status memberikan umpan balik waktu nyata.
Agile Analog berkantor pusat di Cambridge, Inggris.
Lihat lebih banyak: modul IGBT | Layar LCD | Komponen Elektronik