דור שלישי ל- 112G-LR SerDes IP

מערכות עיצוב של Cadence חשפה את הדור השלישי של ה- SerDes IP לטווח הרחוק של 112G (112G-LR) בתהליך ה- N5 של TSMC, ומתמקדת ב- ASICs בקנה מידה גבוה, במאיצי AI / ML ובמעבר מערכות בד על שבב (SoC).

הארכיטקטורה החדשה מציעה חיסכון של 25% בחשמל, צמצום שטח של 40% ושולי תכנון טובים יותר ביחס לאדריכלות הדור השני, ונראה לתת מענה לצרכים הגוברים לביצועים גבוהים יותר ויעילות הספק במרכזי הנתונים המודרניים לענן הדור הבא.

Cadence אפשרה שונות של PAM4 SerDes התומכים בסטנדרטים של חיבורי XSR, VSR, MR ו- LR ובאמצעות שילוב של זכיות בעיצוב ושיתופי פעולה עם לקוחות מובילים בקנה מידה עליון ומרכזי נתונים, הצליחה לשלב שיפורים ספציפיים במוצר הדור השלישי וכרגע בעל שבבי בדיקה N5 שעוברים אפיון.

Cadence עבדה בשיתוף פעולה הדוק עם לקוחות המאמצים המוקדמים על פריסת ה- IP החדש של SerGes 112G-LR בפיתוח SoC 5nm שלהם וכעת היא מוכנה להתקשר בצורה רחבה יותר עם הלקוחות כדי לאפשר עיצובי הדור הבא.

עם הארכיטקטורה המשופרת, Cadence מסוגלת כעת להציע DSP משופר עם ברזים מרובים של איזון משוב להחלטת החלטות (DFE) כדי לאפשר ביצועים חזקים יותר. התמיכה בקצב נתונים ללא פערים של 1-112G מספקת גמישות קלט / פלט משופרת בהרבה לקישוריות שבב לשבב עבור SoC מאיצי AI / ML. בנוסף, שיפור פי 10 בחסינות רעשי האספקה ​​מקל מאוד על תכנון רשת אספקת החשמל SoC (PDN).

בתגובה לסנג'יב אגרוואלה, סגן נשיא ארגוני ומנכ"ל קבוצת ה- IP בקיידנס, נמסר כי "שיתופי הפעולה ההדוקים שלנו עם לקוחות מובילים של סולם יתר ומרכזי נתונים נתנו לנו את התובנות בדרישות המחמירות בתעשייה, וכתוצאה מכך עיצוב חדש עם ארכיטקטורה משופרת המציעה שיפורים בכל פרמטרי המפתח עבור 112G SerDes ומתגי רשת.

"פתרון ה-112G-LR SerDes שלנו על תהליך N5 של TSMC מחזק עוד יותר את עמדת ההובלה שלנו עם הצעות IP קישוריות בעלות ביצועים גבוהים עבור מרכזי נתונים בקנה מידה גדול, ולקוחות יכולים ליהנות גם מהיתרונות הקשורים לתהליך TSMC N5 טֶכנוֹלוֹגִיָה".