112 세대 XNUMXG-LR SerDes IP

Cadence Design Systems는 하이퍼스케일 ASIC, AI/ML 가속기 및 SoC(스위치 패브릭 시스템 온 칩)를 대상으로 하는 TSMC N112 프로세스의 112세대 5G 장거리(XNUMXG-LR) SerDes IP를 공개했습니다.

새로운 아키텍처는 25세대 아키텍처에 비해 40%의 전력 절감, XNUMX%의 면적 감소 및 더 나은 설계 마진을 제공하며 최신 차세대 클라우드 데이터 센터에서 더 높은 성능과 전력 효율성에 대한 증가하는 요구를 해결하려고 합니다.

Cadence는 XSR, VSR, MR 및 LR 상호 연결 표준을 지원하는 PAM4 SerDes의 다양한 변형을 가능하게 했으며 설계 승리와 주요 하이퍼스케일 및 데이터 센터 고객과의 협력을 통해 5세대 제품에 특정 개선 사항을 통합할 수 있었으며 현재 자체적으로 특성화 작업을 진행 중인 NXNUMX 테스트 칩을 보유하고 있습니다.

Cadence는 112nm SoC 개발에 새로운 5G-LR SerDes IP를 배포하기 위해 얼리 어답터 고객과 긴밀히 협력해 왔으며 이제 차세대 설계를 활성화하기 위해 고객과 보다 광범위하게 소통할 준비가 되어 있습니다.

향상된 아키텍처를 통해 Cadence는 이제 다중 부동 결정 피드백 균등화(DFE) 탭을 갖춘 향상된 DSP를 제공하여 더욱 강력한 성능을 구현할 수 있습니다. 1-112G 끊김 없는 데이터 속도 지원은 AI/ML 가속기 SoC의 칩 간 연결을 위해 훨씬 향상된 I/O 유연성을 제공합니다. 또한 공급 잡음 내성이 10배 향상되어 SoC 전력 전달 네트워크(PDN) 설계가 크게 쉬워졌습니다.

Cadence의 기업 부사장 겸 IP 그룹 총괄 관리자인 Sanjive Agarwala는 다음과 같이 말했습니다. “주요 하이퍼스케일 및 데이터 센터 고객과의 긴밀한 협력을 통해 우리는 엄격한 업계 요구 사항에 대한 통찰력을 얻었고 그 결과 다음을 제공하는 향상된 아키텍처를 갖춘 새로운 설계가 탄생했습니다. 112G SerDes 및 네트워크 스위치의 모든 주요 매개변수가 개선되었습니다.

“TSMC N112 프로세스의 5G-LR SerDes 솔루션은 하이퍼스케일 데이터 센터를 위한 고성능 연결 IP 제공을 통해 선도적 위치를 더욱 확고히 하며 고객은 TSMC N5 프로세스와 관련된 이점도 누릴 수 있습니다. technology. "