現在、3 年第 4 四半期に量産を開始した N2022 は、最も先進的なプロセスです。
それに続くのは通過したN3Eです テクノロジー 資格を取得し、その性能と収量目標を達成しました。 同社は顧客製品のテープアウトの第一波を受けており、2023 年後半に量産を開始する予定です。
N3E の新しいテープアウトの数は、同じ期間で N1.5 の 2 ～ 5 倍です。
今後登場するのは次のとおりです。
N3P は、N3E とのデザイン ルールの互換性を維持しながら、IP の再利用を最大限に高めながら、パフォーマンスとエリアの追加の利点を提供します。 2024 年後半に生産開始される予定です。N5E と比較して、同じリーク量で 5% 高い速度、同じ速度で 10% ～ 1.04% の電力削減、3 倍のチップ密度を実現します。
HPC アプリケーション向けに調整された N3X は、追加の Fmax ゲインを提供し、適度な速度でオーバードライブのパフォーマンスを向上させます。 漏れとのトレードオフ。 これは、対して 5% の速度向上に相当します。 駆動電圧 3V の N1.2P、同じ改善 N3P と同様のチップ密度。 N3X は 2025 年に量産を開始する予定です。
N3AE は、業界初の 3nm の Auto Early テクノロジーであり、N3E ベースの車載 PDK を提供し、顧客が車載アプリケーション向けに 3nm ノードで設計を開始できるようにします。 3 年には自動車向けに完全に認定された N2025A プロセスが実現します。
GAAナノシートをベースとしたN2 トランジスタ、量産は 2025 年を目標としています。 N2P と N2X は 2026 年に計画されています。
ナノシートの性能 トランジスタ TSMC は、同社の技術目標の 80% を超え、優れた電力、効率、低い Vmin を実証しており、これはエネルギー効率の高いコンピューティングに最適であると述べています。
TSMC は、Arm A2 CPU コアの物理実装で N715 設計の担保を活用し、PPA の改善を測定しました。これは、CPU コアと比較して、同じ電力で 30% の速度向上、または約 33V での同じ速度で 0.9% の電力削減を達成しました。 N3E、高密度、2対1、フィンスタンダードセル。
TSMC テクノロジー プラットフォームの一部である背面パワー レールは、ベースライン テクノロジーに加えて速度と密度をさらに向上させます。
背面電源レールは HPC 製品に最適で、2025 年後半に発売される予定です。
この技術は、IR ドロップと信号 RC 遅延の削減により速度を 10 ～ 12% 以上向上させ、ロジックに必要なフロントサイド領域を 10 ～ 15% 削減します。