Hiện tại N3, được đưa vào sản xuất hàng loạt vào quý 4 năm 2022, là quy trình tiên tiến nhất.
Theo sau là N3E đã đỗ công nghệ trình độ chuyên môn và đạt được các mục tiêu về hiệu suất và sản lượng. Nó đã nhận được làn sóng sản phẩm đầu tiên của khách hàng và sẽ bắt đầu sản xuất hàng loạt vào nửa cuối năm 2023.
Số lượng đầu ra băng từ mới cho N3E gấp 1.5 đến 2 lần so với N5 trong cùng thời kỳ.
Sắp tới là:
N3P, cung cấp các lợi ích bổ sung về hiệu suất và diện tích trong khi vẫn duy trì khả năng tương thích quy tắc thiết kế với N3E để tối đa hóa việc sử dụng lại IP. Nó dự kiến được đưa vào sản xuất vào nửa cuối năm 2024. Nó sẽ cung cấp tốc độ cao hơn 5% ở cùng mức rò rỉ, giảm 5% đến 10% điện năng ở cùng tốc độ và mật độ chip cao hơn 1.04 lần so với N3E.
N3X, được điều chỉnh cho các ứng dụng HPC, cung cấp thêm mức tăng Fmax để tăng hiệu suất vượt tốc ở mức khiêm tốn đánh đổi với rò rỉ. Điều này có nghĩa là tốc độ cao hơn 5% so với N3P ở điện áp ổ đĩa 1.2V, với cùng cải tiến mật độ chip như N3P. N3X sẽ đi vào sản xuất hàng loạt vào năm 2025.
N3AE, là công nghệ Auto Early đầu tiên của ngành trên 3nm, cung cấp các PDK dành cho ô tô dựa trên N3E và cho phép khách hàng khởi chạy các thiết kế trên nút 3nm cho các ứng dụng ô tô, dẫn đầu một quy trình N3A đủ tiêu chuẩn dành cho ô tô hoàn toàn vào năm 2025.
N2, dựa trên tấm nano GAA Transistor, mục tiêu sản xuất hàng loạt cho năm 2025; N2P và N2X được lên kế hoạch cho năm 2026.
Hiệu suất của tấm nano Transistor TSMC cho biết đã vượt quá 80% mục tiêu công nghệ của công ty trong khi thể hiện sức mạnh, hiệu quả tuyệt vời và Vmin thấp hơn, điều này thật tuyệt vời cho điện toán tiết kiệm năng lượng.
TSMC đã sử dụng tài sản thế chấp thiết kế N2 trong quá trình triển khai vật lý lõi CPU Arm A715 để đo lường sự cải thiện PPA: nó đạt được tốc độ tăng 30% ở cùng công suất hoặc giảm 33% điện năng ở cùng tốc độ ở khoảng 0.9V so với N3E, tế bào tiêu chuẩn vây, mật độ cao, 2 trên 1, vây.
Một phần của nền tảng công nghệ TSMC – đường ray điện phía sau – cung cấp thêm tốc độ và tăng mật độ trên công nghệ cơ sở
Đường ray điện phía sau phù hợp nhất với các sản phẩm HPC và sẽ có mặt trên thị trường vào nửa cuối năm 2025.
Công nghệ cải thiện tốc độ hơn 10-12% từ việc giảm độ trễ IR và độ trễ RC tín hiệu và giảm 10-15% diện tích mặt trước cần thiết cho logic.
Xem thêm : Mô-đun IGBT | Màn hình LCD | Linh kiện điện tử