P 지정이 있는 코어에는 데이터 처리 및 실시간 작업을 위한 명령 세트에 대한 SIMD 및 DSP 확장이 있습니다. 시뮬레이션을 업데이트한 옥스퍼드셔 소재 Imperas에 따르면 "RISC-V 국제 P 확장 태스크 그룹은 2년 하반기 내에 완료될 것으로 예상되는 공식 비준 프로세스에 사양을 제출하는 마지막 단계에 있습니다."라고 말했습니다. technology P 가능 코어를 수용합니다. "개발자는 이제 Imperas 참조 모델을 사용하여 SoC 아키텍처 탐색을 위한 멀티코어 설계 구성 옵션을 평가할 수 있습니다."
Risc-V 명령어 세트(ISA)는 개방형 표준이며 다양한 응용 프로그램에 적합한 여러 개의 독립적인 확장을 포함하는 모듈식 구조를 가지고 있습니다. 예를 들어 'M' 확장은 곱셈과 나눗셈을 추가합니다.
여러 개의 독립적인 처리 장치가 이러한 확장을 구현할 수 있으며, 서로 상호 작용하고 주변 장치를 공유하며, 펌웨어 및 응용 프로그램 소프트웨어를 실행하는 RTOS와 비실시간 운영 체제의 혼합으로 제어됩니다.
Andes CTO Charlie Su에 따르면 "RISC-V는 유연성의 프레임워크입니다. 진정한 가치는 프로세서 코어 구현에 사용할 수 있는 확장 및 옵션에 있습니다." "안데스 코어 내의 Risc-V P 확장은 오디오, 음성, IoT, tinyML 및 에지 장치 시장을 위한 SIMD-DSP 계산의 실시간 요구 사항을 해결합니다."
Imperas의 시뮬레이션 도구는 Risc-V 코어 하드웨어의 가상 모델을 실행하므로 실리콘에 적용하기 전에 다양한 하드웨어-소프트웨어 균형을 테스트할 수 있습니다.
Imperas는 “이러한 가상 프로토타입은 실리콘 프로토타입이 나오기 몇 개월 전인 초기 소프트웨어 개발도 지원합니다. “최종 소프트웨어 테스트의 경우 가상 플랫폼을 사용하면 실제 하드웨어에서 사용할 수 없는 액세스 및 가시성으로 또는 추가 테스트 코드로 테스트 중인 소프트웨어를 손상시키지 않고 실제 바이너리 코드를 확인할 수 있습니다. Andes 코어의 Imperas 모델은 이미 상업용 프로젝트에 사용되었으며 현재 실리콘으로 구현되고 있습니다.”
이달 초 SiFive는 Imperas Risc-V 시뮬레이션 모델을 승인했습니다.