Los núcleos que llevan la designación P tienen extensiones SIMD y DSP en el conjunto de instrucciones para procesamiento de datos y operación en tiempo real. "El Grupo de Trabajo de Extensión Internacional P de RISC-V está en las etapas finales de presentar la especificación al proceso de ratificación oficial, que se espera que se complete en el segundo semestre de 2", según Imperas, con sede en Oxfordshire, que también actualizó su simulación. la tecnología para acomodar núcleos compatibles con P. "Los desarrolladores ahora pueden utilizar los modelos de referencia de Imperas para evaluar las opciones de configuración de diseño multinúcleo para la exploración de la arquitectura SoC".
El conjunto de instrucciones Risc-V (ISA) es un estándar abierto y tiene una estructura modular que incluye múltiples extensiones independientes adecuadas para diversas aplicaciones, cada una con una designación de letra; la extensión 'M' agrega multiplicación y división, por ejemplo.
Varias unidades de procesamiento independientes pueden implementar esas extensiones, interactuando entre sí y compartiendo periféricos, controladas por una combinación de RTOS y sistema operativo en tiempo no real que ejecutan firmware y software de aplicación.
“RISC-V es un marco de flexibilidad; el valor real está en las extensiones y opciones disponibles para las implementaciones del núcleo del procesador”, según el director de tecnología de Andes, Charlie Su. "La extensión Risc-V P dentro de los núcleos de Andes aborda los requisitos en tiempo real en los cálculos SIMD-DSP para los mercados de audio, voz, IoT, tinyML y dispositivos de borde".
Las herramientas de simulación de Imperas ejecutan modelos virtuales de hardware central Risc-V, lo que permite probar diferentes equilibrios hardware-software antes de comprometerse con el silicio.
“Estos prototipos virtuales también apoyan el desarrollo temprano de software, a menudo muchos meses antes de que los prototipos de silicio estén disponibles”, dijo Imperas. “Para la prueba final del software, una plataforma virtual permite verificar el código binario real con acceso y visibilidad no disponibles en hardware real o sin comprometer el software bajo prueba con código de prueba adicional. Los modelos Imperas de los núcleos Andes ya se han utilizado para proyectos comerciales, que ahora se implementan en silicio ”.
A principios de este mes, SiFive aprobó los modelos de simulación Imperas Risc-V