แกนประมวลผลที่มีการกำหนด P จะมีส่วนขยาย SIMD และ DSP ให้กับชุดคำสั่งสำหรับการประมวลผลข้อมูลและการทำงานแบบเรียลไทม์ “กลุ่มงานขยาย P ระหว่างประเทศ RISC-V อยู่ในขั้นตอนสุดท้ายของการส่งข้อกำหนดไปยังกระบวนการให้สัตยาบันอย่างเป็นทางการ ซึ่งคาดว่าจะแล้วเสร็จภายในครึ่งหลังของปี 2” ตามรายงานของ Imperas ซึ่งตั้งอยู่ในอ็อกซ์ฟอร์ดเชียร์ ซึ่งได้อัปเดตการจำลองด้วย เทคโนโลยี เพื่อรองรับแกนที่รองรับ P “ตอนนี้นักพัฒนาสามารถใช้โมเดลอ้างอิง Imperas เพื่อประเมินตัวเลือกการกำหนดค่าการออกแบบมัลติคอร์สำหรับการสำรวจสถาปัตยกรรม SoC”
ชุดคำสั่ง Risc-V (ISA) เป็นมาตรฐานเปิด และมีโครงสร้างแบบแยกส่วนที่มีส่วนขยายอิสระหลายแบบที่เหมาะกับการใช้งานที่หลากหลาย โดยแต่ละตัวมีการกำหนดตัวอักษร เช่น ส่วนขยาย 'M' จะเพิ่มการคูณและการหาร เป็นต้น
หน่วยประมวลผลอิสระหลายหน่วยสามารถใช้ส่วนขยายเหล่านั้น โต้ตอบกัน และแบ่งปันอุปกรณ์ต่อพ่วง ซึ่งควบคุมโดยการผสมผสานของ RTOS และระบบปฏิบัติการที่ไม่ใช่แบบเรียลไทม์ที่ใช้เฟิร์มแวร์และซอฟต์แวร์แอปพลิเคชัน
“RISC-V เป็นเฟรมเวิร์กของความยืดหยุ่น – คุณค่าที่แท้จริงอยู่ในส่วนขยายและตัวเลือกที่มีให้สำหรับการใช้งานหลักของโปรเซสเซอร์” Charlie Su จาก Andes กล่าว “ส่วนขยาย Risc-V P ภายในแกน Andes ตอบสนองความต้องการแบบเรียลไทม์ในการคำนวณ SIMD-DSP สำหรับตลาดในอุปกรณ์เสียง คำพูด IoT TinyML และอุปกรณ์ขอบ”
เครื่องมือจำลองสถานการณ์ของ Imperas เรียกใช้แบบจำลองเสมือนของฮาร์ดแวร์คอร์ Risc-V ซึ่งช่วยให้ทดสอบความสมดุลของซอฟต์แวร์และฮาร์ดแวร์ต่างๆ ได้ก่อนที่จะทำการทดสอบกับซิลิคอน
“ต้นแบบเสมือนเหล่านี้ยังสนับสนุนการพัฒนาซอฟต์แวร์ในระยะเริ่มต้น ซึ่งมักจะเป็นเวลาหลายเดือนก่อนที่ต้นแบบซิลิกอนจะพร้อมใช้งาน” Imperas กล่าว “สำหรับการทดสอบซอฟต์แวร์ขั้นสุดท้าย แพลตฟอร์มเสมือนอนุญาตให้ตรวจสอบรหัสไบนารีจริงด้วยการเข้าถึงและการมองเห็นที่ไม่มีในฮาร์ดแวร์จริงหรือโดยไม่กระทบต่อซอฟต์แวร์ภายใต้การทดสอบด้วยรหัสทดสอบเพิ่มเติม แบบจำลอง Imperas ของแกน Andes ได้ถูกนำมาใช้สำหรับโครงการเชิงพาณิชย์แล้ว ซึ่งขณะนี้ได้นำไปใช้ในซิลิคอนแล้ว”
เมื่อต้นเดือนนี้ SiFive อนุมัติแบบจำลอง Imperas Risc-V