Os núcleos com a designação P possuem extensões SIMD e DSP para o conjunto de instruções para processamento de dados e operação em tempo real. “O Grupo de Trabalho de Extensão P Internacional RISC-V está nos estágios finais de envio da especificação ao processo de ratificação oficial, que deverá ser concluído no segundo semestre de 2”, de acordo com a Imperas, com sede em Oxfordshire, que também atualizou sua simulação tecnologia para acomodar núcleos com capacidade P. “Os desenvolvedores agora podem usar os modelos de referência Imperas para avaliar opções de configuração de design multicore para exploração da arquitetura SoC.”
O conjunto de instruções Risc-V (ISA) é um padrão aberto e tem uma estrutura modular que inclui várias extensões independentes adequadas a várias aplicações, cada uma carregando uma designação de letra - a extensão 'M' adiciona multiplicação e divisão, por exemplo.
Várias unidades de processamento independentes podem implementar essas extensões, interagindo entre si e compartilhando periféricos, controlados por uma combinação de RTOS e sistema operacional em tempo não real executando firmware e software de aplicativo.
“RISC-V é uma estrutura de flexibilidade - o valor real está nas extensões e opções disponíveis para implementações de núcleo de processador”, de acordo com Andes CTO Charlie Su. “A extensão Risc-V P dentro dos núcleos dos Andes atende aos requisitos em tempo real em cálculos SIMD-DSP para os mercados de áudio, voz, IoT, tinyML e dispositivos de borda.”
As ferramentas de simulação da Imperas executam modelos virtuais de hardware de núcleo Risc-V, permitindo que diferentes equilíbrios de hardware-software sejam testados antes de se comprometer com o silício.
“Esses protótipos virtuais também suportam o desenvolvimento inicial de software, muitas vezes muitos meses antes de os protótipos de silício estarem disponíveis”, disse Imperas. “Para o teste final de software, uma plataforma virtual permite que o código binário real seja verificado com acesso e visibilidade não disponíveis no hardware real ou sem comprometer o software em teste com código de teste adicional. Os modelos Imperas dos núcleos andinos já foram utilizados para projetos comerciais, agora implementados em silício ”.
No início deste mês, SiFive aprovou modelos de simulação Imperas Risc-V