Kerne mit der P-Bezeichnung verfügen über SIMD- und DSP-Erweiterungen des Befehlssatzes für Datenverarbeitung und Echtzeitbetrieb. „Die RISC-V International P Extension Task Group befindet sich in der Endphase der Einreichung der Spezifikation für den offiziellen Ratifizierungsprozess, der voraussichtlich im zweiten Halbjahr 2 abgeschlossen sein wird“, so das in Oxfordshire ansässige Unternehmen Imperas, das ebenfalls seine Simulation aktualisiert hat Technologie zur Aufnahme von P-fähigen Kernen. „Entwickler können jetzt die Imperas-Referenzmodelle verwenden, um Konfigurationsoptionen für Multicore-Designs für die Erforschung der SoC-Architektur zu bewerten.“
Der Risc-V-Befehlssatz (ISA) ist ein offener Standard und hat eine modulare Struktur, die mehrere unabhängige Erweiterungen enthält, die für verschiedene Anwendungen geeignet sind und jeweils eine Buchstabenbezeichnung tragen – die Erweiterung „M“ fügt beispielsweise Multiplikation und Division hinzu.
Mehrere unabhängige Verarbeitungseinheiten können diese Erweiterungen implementieren, die miteinander interagieren und Peripheriegeräte gemeinsam nutzen, gesteuert durch eine Mischung aus RTOS und Nicht-Echtzeit-Betriebssystemen, auf denen Firmware und Anwendungssoftware ausgeführt werden.
„RISC-V ist ein flexibles Framework – der wahre Wert liegt in den Erweiterungen und Optionen, die für Prozessorkernimplementierungen verfügbar sind“, so Charlie Su, CTO von Andes. „Die Risc-V P-Erweiterung innerhalb der Andes-Kerne adressiert die Echtzeitanforderungen bei SIMD-DSP-Berechnungen für Märkte in den Bereichen Audio, Sprache, IoT, tinyML und Edge-Geräte.“
Die Simulationstools von Imperas führen virtuelle Modelle der Risc-V-Kernhardware aus, sodass verschiedene Hardware-Software-Balancen getestet werden können, bevor man sich für Silizium entscheidet.
„Diese virtuellen Prototypen unterstützen auch die frühe Softwareentwicklung, oft viele Monate bevor Silizium-Prototypen verfügbar sind“, sagte Imperas. „Für abschließende Softwaretests ermöglicht eine virtuelle Plattform die Verifizierung des tatsächlichen Binärcodes mit Zugriff und Sichtbarkeit, die in realer Hardware nicht verfügbar sind oder ohne die zu testende Software durch zusätzlichen Testcode zu beeinträchtigen. Die Imperas-Modelle der Andes-Kerne wurden bereits für kommerzielle Projekte verwendet, die nun in Silizium umgesetzt werden.“
Anfang dieses Monats hat SiFive Imperas Risc-V-Simulationsmodelle genehmigt