לליבות הנושאות את ייעוד ה-P יש הרחבות SIMD ו-DSP למערך ההוראות לעיבוד נתונים ותפעול בזמן אמת. "קבוצת המשימות הבינלאומית P Extension Task של RISC-V נמצאת בשלבים האחרונים של הגשת המפרט לתהליך האשרור הרשמי, שצפוי להסתיים בתוך H2 2021", על פי Imperas מאוקספורדשייר, שגם עדכנה את הסימולציה שלה. טֶכנוֹלוֹגִיָה כדי להכיל ליבות עם יכולת P. "מפתחים יכולים כעת להשתמש במודלים הייחוס של Imperas כדי להעריך אפשרויות תצורת עיצוב מרובה ליבות עבור חקר ארכיטקטורת SoC."
מערך ההוראות של Risc-V (ISA) הוא תקן פתוח ובעל מבנה מודולרי הכולל מספר הרחבות עצמאיות המתאימות ליישומים שונים, כל אחת מהן נושאת ייעוד אותיות - סיומת 'M' מוסיפה כפל וחלוקה, למשל.
יחידות עיבוד עצמאיות מרובות יכולות ליישם את ההרחבות הללו, לתקשר ביניהן ולשתף ציוד היקפי, הנשלטות על ידי שילוב של RTOS ומערכת הפעלה שאינה בזמן אמת המריצה תוכנת קושחה ויישומים.
"RISC-V היא מסגרת של גמישות - הערך האמיתי הוא בהרחבות ובאפשרויות המיושמות עבור יישומי ליבה של המעבד", על פי CTO של אנדס צ'רלי סו. "הרחבה Risc-V P בתוך ליבות האנדים עוסקת בדרישות בזמן אמת בחישובי SIMD-DSP לשווקים במכשירי שמע, דיבור, IoT, tinyML ו- edge."
כלי הסימולציה של Imperas מריצים מודלים וירטואליים של חומרת ליבה של Risc-V, ומאפשרים לבדוק יתרות תוכנה וחומרה שונות לפני שהם מתחייבים לסיליקון.
"אבות-טיפוס וירטואליים אלה תומכים גם בפיתוח תוכנה מוקדם, לעיתים קרובות חודשים רבים לפני אבות-טיפוס סיליקון זמינים," אמר אימפרס. "לבדיקות תוכנה סופיות, פלטפורמה וירטואלית מאפשרת לאמת את הקוד הבינארי בפועל באמצעות גישה ונראות שאינן זמינות בחומרה אמיתית או מבלי לפגוע בתוכנה הנבדקת עם קוד בדיקה נוסף. דגמי האימפרס של ליבות האנדים כבר שימשו לפרויקטים מסחריים, המיושמים כעת בסיליקון. "
מוקדם יותר החודש SiFive אישרה דגמי סימולציה של Imperas Risc-V