اختبار IP للسيليكون لمواصفات PCI Express 6.0 على عملية N5 الخاصة بـ TSMC

توفر أنظمة تصميم الإيقاع IP على الفور يدعم مواصفات PCI Express (PCIe) 6.0 في عملية TSMC N5.

يتكون IP من PHY عالي الأداء قائم على DSP ووحدة تحكم مصاحبة غنية بالميزات لتقديم الأداء الأمثل والإنتاجية لتطبيقات الجيل التالي في الحوسبة فائقة النطاق واتصالات 5G ، بما في ذلك الشبكات والذاكرة الناشئة والتخزين. يمكن للمتبنين الأوائل الوصول إلى مجموعات التصميم الآن.

أظهرت شريحة سيليكون اختبار PCIe 5 PHY مقاس 6.0 نانومتر من Cadence أداءً كهربائيًا ممتازًا عبر جميع معدلات PCIe ، كما قدم جهاز الإرسال ثنائي الوضع PAM4 / NRZ سلامة الإشارة المثلى والتماثل والخطي مع تشويش منخفض للغاية.

أظهر جهاز الاستقبال المستند إلى DSP قدرات قوية لاستعادة البيانات مع تحمل ضعف الإشارة الشديد وفقدان القناة بما يزيد عن 35 ديسيبل عند 64 جيجا بايت / ثانية. بالإضافة إلى ذلك ، فإن قلب DSP المتقدم في PHY قادر على توفير تكيف مستمر للخلفية لرصد وتعويض تقلبات الإشارة الناتجة عن العوامل البيئية ، مما يحقق موثوقية معززة.

تم تصميم IP الخاص بوحدة التحكم في الإيقاع لـ PCIe 6.0 لتوفير أعلى معدل نقل واستخدام للرابط أثناء التشغيل بزمن انتقال منخفض للغاية. تدعم بنية المعالجة متعددة الحزم القابلة للتطوير بدرجة عالية ما يصل إلى 1024 بت مسار بيانات عريض في تكوين x16 أثناء التشغيل بسرعة 1 جيجاهرتز لتحقيق أقصى عرض نطاق ترددي إجمالي يبلغ 128 جيجابت في الثانية. يدعم IP الخاص بوحدة التحكم جميع ميزات PCIe 6.0 الجديدة ، بما في ذلك إشارات PAM4 وتصحيح الخطأ الأمامي (FEC) وتشفير FLIT وحالة الطاقة L0p مع الاحتفاظ بالتوافق الكامل مع الإصدارات السابقة.

تم تسجيل شريحة اختبار النظام الفرعي PCIe 6.0 على TSMC N5 في يوليو 2021 ، وقد دمج هذا الجيل الثاني من الطاقة والأداء والمساحة (PPA) - PCIe 6.0 PHY الأمثل مع وحدة تحكم PCIe 6.0. تتيح شريحة اختبار النظام الفرعي هذه إمكانية التحقق من صحة وظائف PCIe 6.0 PHY ووظائف وحدة التحكم على مستوى النظام وإجراء اختبارات صارمة للامتثال والضغط لضمان قابلية التشغيل البيني والموثوقية العالمية.

قال سوك لي، نائب رئيس قسم إدارة البنية التحتية للتصميم في TSMC: "نحن نعمل بشكل وثيق مع Cadence لتمكين تصميمات الجيل التالي التي تستفيد من القوة الكبيرة والأداء والتحسينات الكبيرة في المنطقة لتقنياتنا المتقدمة". "يجمع هذا الجهد التعاوني بين حلول IP الرائدة من Cadence وتقنية 5nm من TSMC التكنلوجيا سيساعد عملائنا المشتركين على تلبية متطلبات الطاقة والأداء الأكثر تحديًا وإطلاق ابتكاراتهم المتنوعة في المنتجات بسرعة.

قال سانجيف أغاروالا ، نائب رئيس الشركة والمدير العام لمجموعة IP في Cadence: "بدأ المستخدمون الأوائل بالفعل في استكشاف مواصفات PCIe6 الجديدة ، ونتطلع إلى رؤيتهم يحققون نتائج إيجابية مع تقنيات TSMC و Cadence". "لقد قمنا بنشر IP المستندة إلى PAM4 منذ عام 2019 عندما قدمنا ​​الجيل الأول لدينا 112G-LR SerDes IP ، وخبرتنا في تقنية PAM4 بالإضافة إلى تعاوننا القوي مع TSMC توفر أساسًا قويًا للنجاح مع منتجات PCIe6 الخاصة بنا."