Тестовый кристалл IP для спецификации PCI Express 6.0 по процессу TSMC N5
Cadence Design Systems немедленно делает доступным IP, который поддерживает спецификацию PCI Express (PCIe) 6.0 для процесса TSMC N5.
IP состоит из высокопроизводительного физического уровня (PHY) на основе DSP и многофункционального сопутствующего контроллера для обеспечения оптимизированной производительности и пропускной способности для приложений следующего поколения в гипермасштабируемых вычислениях и коммуникациях 5G, включая сети, новую память и хранилище. Ранние пользователи теперь могут получить доступ к дизайнерским комплектам.
5-нанометровый тестовый чип PCIe 6.0 PHY от Cadence продемонстрировал отличные электрические характеристики на всех скоростях PCIe, а двухрежимный передатчик PAM4 / NRZ обеспечил оптимальную целостность сигнала, симметрию и линейность с чрезвычайно низким джиттером.
Приемник на основе DSP продемонстрировал надежные возможности восстановления данных, выдерживая резкие ухудшения сигнала и потери канала, превышающие 35 дБ при скорости 64 ГТ / с. Кроме того, усовершенствованное ядро DSP в PHY способно обеспечить непрерывную адаптацию фона для отслеживания и компенсации флуктуаций сигнала, вызванных факторами окружающей среды, обеспечивая повышенную надежность.
IP-адрес контроллера Cadence для PCIe 6.0 разработан для обеспечения максимальной пропускной способности и использования канала связи при работе с чрезвычайно низкой задержкой. Высоко масштабируемая архитектура обработки нескольких пакетов поддерживает тракт данных шириной до 1024 бит в конфигурации x16 при работе на частоте 1 ГГц для достижения максимальной совокупной пропускной способности 128 Гбит / с. Контроллер IP поддерживает все новые функции PCIe 6.0, включая сигнализацию PAM4, прямое исправление ошибок (FEC), кодирование FLIT и состояние питания L0p, сохраняя при этом полную обратную совместимость.
Тестовый чип подсистемы PCIe 6.0 был прикреплен к TSMC N5 в июле 2021 года, и он интегрировал PCIe 6.0 PHY второго поколения с оптимизацией мощности, производительности и площади (PPA) вместе с контроллером PCIe 6.0. Этот тестовый чип подсистемы позволяет Cadence проверять физический уровень PCIe 6.0 и функции контроллера на системном уровне, а также выполнять строгие тесты на соответствие и стресс-тесты для обеспечения универсальной совместимости и надежности.
«Мы тесно сотрудничаем с Cadence, чтобы обеспечить возможность разработки проектов следующего поколения, используя значительные улучшения мощности, производительности и площади наших передовых технологий», — сказал Сук Ли, вице-президент отдела управления инфраструктурой проектирования в TSMC. «Это совместная работа, объединяющая ведущее IP-решение Cadence с 5-нм техпроцессом TSMC. technology поможет нашим общим клиентам удовлетворить самые сложные требования к мощности и производительности и быстро запустить свои дифференцированные инновационные продукты».
«Первые пользователи уже начали изучать новую спецификацию PCIe6, и мы с нетерпением ждем, когда они достигнут положительных результатов с технологиями TSMC и Cadence», - сказал Санджив Агарвала, корпоративный вице-президент и генеральный менеджер IP Group в Cadence. «Мы развертываем IP на основе PAM4 с 2019 года, когда мы представили наш 112G-LR SerDes IP первого поколения, а наш опыт в технологии PAM4 и тесное сотрудничество с TSMC обеспечивают прочную основу для успеха наших продуктов PCIe6».