IP-testsilicium voor PCI Express 6.0-specificatie op het N5-proces van TSMC
Cadence Design Systems stelt onmiddellijk IP beschikbaar die de PCI Express (PCIe) 6.0-specificatie op het TSMC N5-proces ondersteunt.
Het IP bestaat uit een krachtige op DSP gebaseerde PHY en een feature-rijke begeleidende controller om de geoptimaliseerde prestaties en doorvoer te leveren voor toepassingen van de volgende generatie in hyperscale computing en 5G-communicatie, inclusief netwerken, opkomend geheugen en opslag. Early adopters hebben nu toegang tot ontwerpkits.
De 5nm PCIe 6.0 PHY-testchip-silicium van Cadence vertoonde uitstekende elektrische prestaties bij alle PCIe-snelheden en de PAM4/NRZ dual-mode zender leverde optimale signaalintegriteit, symmetrie en lineariteit met extreem lage jitter.
De op DSP gebaseerde ontvanger toonde robuuste mogelijkheden voor gegevensherstel, terwijl hij bestand was tegen zware signaalstoornissen en kanaalverlies van meer dan 35dB bij 64GT/s. Bovendien kan de geavanceerde DSP-kern in de PHY continue achtergrondaanpassing bieden om de signaalfluctuaties die worden veroorzaakt door omgevingsfactoren te bewaken en te compenseren, waardoor een grotere betrouwbaarheid wordt bereikt.
De Cadence-controller IP voor PCIe 6.0 is ontworpen om de hoogste linkdoorvoer en -gebruik te bieden terwijl het werkt met extreem lage latentie. Een zeer schaalbare multi-packet-verwerkingsarchitectuur ondersteunt tot 1024-bits breed datapad in x16-configuratie en werkt op 1GHz om een maximale totale bandbreedte van 128Gbps te bereiken. De controller IP ondersteunt alle nieuwe PCIe 6.0-functies, waaronder PAM4-signalering, Forward Error Correction (FEC), FLIT-codering en L0p-stroomstatus met behoud van volledige achterwaartse compatibiliteit.
Een PCIe 6.0-subsysteemtestchip werd in juli 5 op TSMC N2021 geplakt en deze integreerde de tweede generatie PPA-geoptimaliseerde PCIe 6.0 PHY voor vermogen, prestaties en oppervlakte samen met de PCIe 6.0-controller. Deze subsysteemtestchip stelt Cadence in staat om PCIe 6.0 PHY en controllerfuncties op systeemniveau te valideren en rigoureuze nalevings- en stresstests uit te voeren om universele interoperabiliteit en betrouwbaarheid te garanderen.
“We werken nauw samen met Cadence om ontwerpen van de volgende generatie mogelijk te maken die profiteren van de aanzienlijke verbeteringen in vermogen, prestaties en oppervlakte van onze geavanceerde technologieën”, zegt Suk Lee, vice-president van de Design Infrastructure Management Division bij TSMC. “Deze gezamenlijke inspanning combineert de toonaangevende IP-oplossing van Cadence met de 5nm van TSMC technologie zal onze gezamenlijke klanten helpen te voldoen aan de meest uitdagende vermogens- en prestatie-eisen en snel hun gedifferentieerde productinnovaties te lanceren.”
"Early adopters zijn al begonnen met het verkennen van de nieuwe PCIe6-specificatie en we kijken ernaar uit om ze positieve resultaten te zien behalen met TSMC- en Cadence-technologieën", zegt Sanjive Agarwala, corporate vice president en general manager van de IP Group bij Cadence. "We implementeren PAM4-gebaseerde IP sinds 2019 toen we onze eerste generatie 112G-LR SerDes IP introduceerden, en onze expertise in PAM4-technologie plus onze sterke samenwerking met TSMC biedt een solide basis voor succes met onze PCIe6-producten."