Silikon uji IP untuk spesifikasi PCI Express 6.0 pada proses N5 TSMC

Sistem Desain Irama membuat IP segera tersedia yang mendukung spesifikasi PCI Express (PCIe) 6.0 pada proses TSMC N5.

IP terdiri dari PHY berbasis DSP berkinerja tinggi dan pengontrol pendamping yang kaya fitur untuk menghadirkan kinerja dan throughput yang dioptimalkan untuk aplikasi generasi berikutnya dalam komputasi hyperscale dan komunikasi 5G, termasuk jaringan, memori baru, dan penyimpanan. Pengadopsi awal dapat mengakses kit desain sekarang.

5nm PCIe 6.0 PHY uji chip silikon dari Cadence menunjukkan kinerja listrik yang sangat baik di semua tingkat PCIe dan pemancar mode ganda PAM4/NRZ menghasilkan integritas sinyal yang optimal, simetri dan linearitas dengan jitter yang sangat rendah.

Penerima berbasis DSP menunjukkan kemampuan pemulihan data yang kuat sambil menahan gangguan sinyal yang keras dan kehilangan saluran lebih dari 35dB pada 64GT/dtk. Selain itu, inti DSP canggih di PHY mampu memberikan adaptasi latar belakang berkelanjutan untuk memantau dan mengkompensasi fluktuasi sinyal yang disebabkan oleh faktor lingkungan, mencapai keandalan yang ditingkatkan.

IP pengontrol irama untuk PCIe 6.0 dirancang untuk memberikan throughput dan pemanfaatan tautan tertinggi saat beroperasi dengan latensi yang sangat rendah. Arsitektur pemrosesan multi-paket yang sangat skalabel mendukung jalur data selebar 1024-bit dalam konfigurasi x16 saat beroperasi pada 1GHz untuk mencapai bandwidth agregat maksimum 128Gbps. IP pengontrol mendukung semua fitur PCIe 6.0 baru, termasuk pensinyalan PAM4, Forward Error Correction (FEC), Encoding FLIT, dan status daya L0p sambil mempertahankan kompatibilitas mundur penuh.

Chip uji subsistem PCIe 6.0 dipasang pada TSMC N5 pada Juli 2021 dan ini mengintegrasikan PCIe 6.0 PHY generasi kedua yang dioptimalkan daya, kinerja, dan area (PPA) bersama dengan pengontrol PCIe 6.0. Chip uji subsistem ini memungkinkan Cadence memvalidasi PCIe 6.0 PHY dan fungsi pengontrol di tingkat sistem dan melakukan uji kepatuhan dan stres yang ketat untuk memastikan interoperabilitas dan keandalan universal.

“Kami bekerja sama dengan Cadence untuk memungkinkan desain generasi mendatang mendapatkan manfaat dari peningkatan kekuatan, kinerja, dan area yang signifikan dari teknologi canggih kami,” kata Suk Lee, wakil presiden Divisi Manajemen Infrastruktur Desain di TSMC. “Upaya kolaboratif ini menggabungkan solusi IP terkemuka Cadence dengan 5nm TSMC teknologi akan membantu pelanggan bersama kami memenuhi persyaratan daya dan kinerja yang paling menantang dan dengan cepat meluncurkan inovasi produk mereka yang berbeda.”

“Pengadopsi awal sudah mulai mengeksplorasi dengan spesifikasi PCIe6 baru, dan kami berharap dapat melihat mereka mencapai hasil positif dengan teknologi TSMC dan Cadence,” kata Sanjive Agarwala, wakil presiden perusahaan dan manajer umum Grup IP di Cadence. “Kami telah menerapkan IP berbasis PAM4 sejak 2019 ketika kami memperkenalkan IP SerDes 112G-LR generasi pertama kami, dan keahlian kami dalam teknologi PAM4 ditambah kolaborasi kuat kami dengan TSMC memberikan dasar yang kuat untuk sukses dengan produk PCIe6 kami.”