TSMCのN6.0プロセスでのPCIExpress5仕様のIPテストシリコン

Cadence Design Systemsは、TSMCN6.0プロセスでPCIExpress（PCIe）5仕様をサポートするIPをすぐに利用できるようにしています。

IPは、高性能DSPベースのPHYと機能豊富なコンパニオンコントローラーで構成され、ネットワーク、新しいメモリ、ストレージなど、ハイパースケールコンピューティングと5G通信の次世代アプリケーションに最適化されたパフォーマンスとスループットを提供します。 アーリーアダプターは今すぐデザインキットにアクセスできます。

Cadenceの5nmPCIe 6.0 PHYテストチップシリコンは、すべてのPCIeレートで優れた電気的性能を示し、PAM4 / NRZデュアルモードトランスミッターは、非常に低いジッターで最適なシグナルインテグリティ、対称性、直線性を実現しました。

DSPベースの受信機は、35GT / sで64dBを超える過酷な信号障害とチャネル損失に耐えながら、堅牢なデータ回復機能を実証しました。 さらに、PHYの高度なDSPコアは、環境要因によって引き起こされる信号変動を監視および補正するための継続的なバックグラウンド適応を提供し、信頼性の向上を実現します。

PCIe 6.0用のケイデンスコントローラーIPは、非常に低い遅延で動作しながら、最高のリンクスループットと使用率を提供するように設計されています。 高度にスケーラブルなマルチパケット処理アーキテクチャは、x1024構成で最大16ビット幅のデータパスをサポートし、1GHzで動作して、128Gbpsの最大総帯域幅を実現します。 コントローラIPは、完全な下位互換性を維持しながら、PAM6.0シグナリング、前方誤り訂正（FEC）、FLITエンコーディング、L4p電源状態などのすべての新しいPCIe0機能をサポートします。

PCIe6.0サブシステムテストチップは5年2021月にTSMCN6.0にテープアウトされ、これにより、第6.0世代の電力、パフォーマンス、およびエリア（PPA）に最適化されたPCIe 6.0PHYがPCIeXNUMXコントローラーと統合されました。 このサブシステムテストチップにより、ケイデンスはシステムレベルでPCIe XNUMX PHYとコントローラーの機能を検証し、厳格なコンプライアンスとストレステストを実行して、普遍的な相互運用性と信頼性を確保できます。

「当社はケイデンスと緊密に連携し、当社の先進技術による大幅なパワー、パフォーマンス、面積の改善の恩恵を受ける次世代設計を可能にします」とTSMCのデザインインフラストラクチャ管理部門副社長のソク・リー氏は述べています。 「ケイデンスの最先端のIPソリューションとTSMCの5nmを組み合わせたこの共同作業 テクノロジー 私たちの共通の顧客が最も困難な電力と性能の要件を満たし、差別化された製品イノベーションを迅速に開始できるよう支援します。」

ケイデンスのIPグループのコーポレートバイスプレジデント兼ゼネラルマネージャーであるSanjiveAgarwalaは、次のように述べています。 「第6世代の4G-LRSerDes IPを発表した2019年以来、PAM112ベースのIPを展開してきました。また、PAM4テクノロジーに関する専門知識とTSMCとの強力なコラボレーションにより、PCIe6製品で成功するための強固な基盤が提供されます。」