Silicium de test IP pour la spécification PCI Express 6.0 sur le processus N5 de TSMC

Cadence Design Systems rend l'IP immédiatement disponible qui prend en charge la spécification PCI Express (PCIe) 6.0 sur le processus TSMC N5.

L'IP se compose d'un PHY hautes performances basé sur DSP et d'un contrôleur compagnon riche en fonctionnalités pour fournir des performances et un débit optimisés pour les applications de nouvelle génération dans l'informatique à grande échelle et les communications 5G, y compris la mise en réseau, la mémoire émergente et le stockage. Les premiers utilisateurs peuvent accéder aux kits de conception dès maintenant.

Le silicium de la puce de test PCIe 5 PHY 6.0 nm de Cadence a démontré d'excellentes performances électriques à tous les débits PCIe et l'émetteur bimode PAM4/NRZ a fourni une intégrité, une symétrie et une linéarité optimales du signal avec une gigue extrêmement faible.

Le récepteur basé sur DSP a démontré des capacités de récupération de données robustes tout en résistant aux dégradations sévères du signal et à la perte de canal de plus de 35 dB à 64 GT/s. De plus, le noyau DSP avancé du PHY est capable de fournir une adaptation continue de l'arrière-plan pour surveiller et compenser les fluctuations du signal induites par les facteurs environnementaux, obtenant ainsi une fiabilité accrue.

L'IP du contrôleur de cadence pour PCIe 6.0 est conçu pour fournir le débit de liaison et l'utilisation les plus élevés tout en fonctionnant avec une latence extrêmement faible. Une architecture de traitement multi-paquets hautement évolutive prend en charge un chemin de données jusqu'à 1024 bits en configuration x16 tout en fonctionnant à 1 GHz pour atteindre une bande passante agrégée maximale de 128 Gbit/s. L'IP du contrôleur prend en charge toutes les nouvelles fonctionnalités PCIe 6.0, y compris la signalisation PAM4, la correction d'erreur directe (FEC), l'encodage FLIT et l'état d'alimentation L0p tout en conservant une compatibilité descendante totale.

Une puce de test de sous-système PCIe 6.0 a été enregistrée sur TSMC N5 en juillet 2021 et elle intégrait le PHY PCIe 6.0 optimisé pour la puissance, les performances et la surface (PPA) de deuxième génération avec le contrôleur PCIe 6.0. Cette puce de test de sous-système permet à Cadence de valider les fonctions PHY et contrôleur PCIe 6.0 au niveau du système et d'effectuer des tests de conformité et de stress rigoureux pour garantir une interopérabilité et une fiabilité universelles.

« Nous travaillons en étroite collaboration avec Cadence pour permettre aux conceptions de nouvelle génération de bénéficier des améliorations significatives en termes de puissance, de performances et de superficie de nos technologies avancées », a déclaré Suk Lee, vice-président de la division Design Infrastructure Management chez TSMC. «Cet effort de collaboration combinant la solution IP leader de Cadence avec le 5 nm de TSMC sans souci aidera nos clients communs à répondre aux exigences de puissance et de performances les plus difficiles et à lancer rapidement leurs innovations de produits différenciées.

« Les premiers utilisateurs ont déjà commencé à explorer la nouvelle spécification PCIe6, et nous sommes impatients de les voir obtenir des résultats positifs avec les technologies TSMC et Cadence », a déclaré Sanjive Agarwala, vice-président de l'entreprise et directeur général du groupe IP chez Cadence. « Nous déployons une IP basée sur PAM4 depuis 2019, date à laquelle nous avons présenté notre IP SerDes 112G-LR de première génération, et notre expertise de la technologie PAM4 ainsi que notre solide collaboration avec TSMC constituent une base solide pour le succès de nos produits PCIe6. »