Silikon ujian IP untuk spesifikasi PCI Express 6.0 pada proses N5 TSMC

Cadence Design Systems menyediakan IP serta-merta yang menyokong spesifikasi PCI Express (PCIe) 6.0 pada proses TSMC N5.

IP ini terdiri daripada PHY berasaskan DSP berprestasi tinggi dan pengawal pengiring yang kaya dengan ciri untuk menyampaikan prestasi dan daya pemprosesan yang dioptimumkan untuk aplikasi generasi akan datang dalam pengkomputeran hiperskala dan komunikasi 5G, termasuk rangkaian, memori baru muncul dan storan. Pengguna awal boleh mengakses kit reka bentuk sekarang.

Silikon cip ujian PCIe 5 PHY 6.0nm daripada Cadence menunjukkan prestasi elektrik yang sangat baik merentas semua kadar PCIe dan pemancar mod dwi PAM4/NRZ menyampaikan integriti isyarat, simetri dan linear yang optimum dengan jitter yang sangat rendah.

Penerima berasaskan DSP menunjukkan keupayaan pemulihan data yang teguh sambil menahan kerosakan isyarat yang teruk dan kehilangan saluran melebihi 35dB pada 64GT/s. Di samping itu, teras DSP termaju dalam PHY mampu menyediakan penyesuaian latar belakang yang berterusan untuk memantau dan mengimbangi turun naik isyarat yang disebabkan oleh faktor persekitaran, mencapai kebolehpercayaan yang dipertingkatkan.

IP pengawal Cadence untuk PCIe 6.0 direka untuk menyediakan daya pemprosesan dan penggunaan pautan tertinggi semasa beroperasi dengan kependaman yang sangat rendah. Seni bina pemprosesan berbilang paket yang sangat berskala menyokong laluan data lebar sehingga 1024-bit dalam konfigurasi x16 semasa beroperasi pada 1GHz untuk mencapai lebar jalur agregat maksimum 128Gbps. IP pengawal menyokong semua ciri PCIe 6.0 baharu, termasuk isyarat PAM4, Pembetulan Ralat Hadapan (FEC), Pengekodan FLIT dan keadaan kuasa L0p sambil mengekalkan keserasian ke belakang penuh.

Cip ujian subsistem PCIe 6.0 telah dirakamkan pada TSMC N5 pada Julai 2021 dan ini menyepadukan PCIe 6.0 PHY yang dioptimumkan kuasa, prestasi dan kawasan (PPA) generasi kedua bersama-sama dengan pengawal PCIe 6.0. Cip ujian subsistem ini membolehkan Cadence mengesahkan PCIe 6.0 PHY dan fungsi pengawal pada peringkat sistem dan melaksanakan ujian pematuhan dan tekanan yang ketat untuk memastikan kesalingoperasian dan kebolehpercayaan sejagat.

"Kami bekerjasama rapat dengan Cadence untuk membolehkan reka bentuk generasi akan datang mendapat manfaat daripada kuasa ketara, prestasi dan peningkatan kawasan teknologi canggih kami," kata Suk Lee, naib presiden Bahagian Pengurusan Infrastruktur Reka Bentuk di TSMC. “Usaha kerjasama ini menggabungkan penyelesaian IP terkemuka Cadence dengan 5nm TSMC teknologi akan membantu pelanggan bersama kami memenuhi keperluan kuasa dan prestasi yang paling mencabar dan dengan cepat melancarkan inovasi produk mereka yang berbeza."

"Pengguna awal telah mula meneroka dengan spesifikasi PCIe6 baharu, dan kami tidak sabar untuk melihat mereka mencapai keputusan positif dengan teknologi TSMC dan Cadence," kata Sanjive Agarwala, naib presiden korporat dan pengurus besar Kumpulan IP di Cadence. “Kami telah menggunakan IP berasaskan PAM4 sejak 2019 apabila kami memperkenalkan IP SerDes 112G-LR generasi pertama kami, dan kepakaran kami dalam teknologi PAM4 serta kerjasama kukuh kami dengan TSMC menyediakan asas yang kukuh untuk berjaya dengan produk PCIe6 kami.”