Silício de teste de IP para especificação PCI Express 6.0 no processo N5 da TSMC

Cadence Design Systems está disponibilizando IP imediatamente que suporta a especificação PCI Express (PCIe) 6.0 no processo TSMC N5.

O IP consiste em um PHY baseado em DSP de alto desempenho e um controlador complementar rico em recursos para fornecer desempenho e rendimento otimizados para aplicativos de próxima geração em computação em hiperescala e comunicações 5G, incluindo rede, memória emergente e armazenamento. Os primeiros usuários podem acessar os kits de design agora.

O silício do chip de teste 5nm PCIe 6.0 PHY da Cadence demonstrou excelente desempenho elétrico em todas as taxas PCIe e o transmissor de modo duplo PAM4 / NRZ entregou integridade de sinal ideal, simetria e linearidade com jitter extremamente baixo.

O receptor baseado em DSP demonstrou recursos robustos de recuperação de dados, ao mesmo tempo em que suportou severos danos ao sinal e perda de canal de mais de 35dB a 64GT / s. Além disso, o núcleo DSP avançado no PHY é capaz de fornecer adaptação contínua de fundo para monitorar e compensar as flutuações de sinal induzidas por fatores ambientais, alcançando maior confiabilidade.

O IP da controladora Cadence para PCIe 6.0 é projetado para fornecer o mais alto rendimento e utilização de link enquanto opera com latência extremamente baixa. Uma arquitetura de processamento de vários pacotes altamente escalonável oferece suporte a um caminho de dados de largura de até 1024 bits na configuração x16 enquanto opera a 1 GHz para atingir largura de banda agregada máxima de 128 Gbps. O IP do controlador oferece suporte a todos os novos recursos PCIe 6.0, incluindo sinalização PAM4, Correção de erro de encaminhamento (FEC), codificação FLIT e estado de energia L0p, mantendo total compatibilidade com versões anteriores.

Um chip de teste de subsistema PCIe 6.0 foi gravado no TSMC N5 em julho de 2021 e integrou o PCIe 6.0 PHY otimizado de segunda geração de energia, desempenho e área (PPA) junto com o controlador PCIe 6.0. Este chip de teste de subsistema permite que a Cadence valide PCIe 6.0 PHY e funções do controlador no nível do sistema e execute testes rigorosos de conformidade e estresse para garantir interoperabilidade e confiabilidade universais.

“Trabalhamos em estreita colaboração com a Cadence para permitir projetos de próxima geração que se beneficiem das melhorias significativas de potência, desempenho e área de nossas tecnologias avançadas”, disse Suk Lee, vice-presidente da Divisão de Gerenciamento de Infraestrutura de Design da TSMC. “Este esforço colaborativo que combina a solução IP líder da Cadence com o 5nm da TSMC tecnologia ajudará nossos clientes mútuos a atender aos requisitos de potência e desempenho mais desafiadores e a lançar rapidamente suas inovações de produtos diferenciados.”

“Os primeiros usuários já começaram a explorar a nova especificação PCIe6 e estamos ansiosos para vê-los alcançar resultados positivos com as tecnologias TSMC e Cadence”, disse Sanjive Agarwala, vice-presidente corporativo e gerente geral do Grupo de IP da Cadence. “Estamos implantando IP baseado em PAM4 desde 2019, quando introduzimos nosso 112G-LR SerDes IP de primeira geração, e nossa experiência em tecnologia PAM4 mais nossa forte colaboração com a TSMC fornece uma base sólida para o sucesso com nossos produtos PCIe6.”