TSMC'nin N6.0 sürecinde PCI Express 5 spesifikasyonu için IP testi silikonu

Cadence Design Systems, TSMC N6.0 sürecinde PCI Express (PCIe) 5 spesifikasyonunu destekleyen IP'yi anında kullanılabilir hale getiriyor.

IP, ağ oluşturma, yeni ortaya çıkan bellek ve depolama da dahil olmak üzere hiper ölçekli bilgi işlem ve 5G iletişimlerindeki yeni nesil uygulamalar için optimize edilmiş performans ve iş hacmi sağlamak üzere yüksek performanslı DSP tabanlı bir PHY ve zengin özelliklere sahip bir yardımcı denetleyiciden oluşur. Erken benimseyenler artık tasarım kitlerine erişebilir.

Cadence'in 5nm PCIe 6.0 PHY test çipi silikonu, tüm PCIe hızlarında mükemmel elektriksel performans gösterdi ve PAM4/NRZ çift modlu verici, son derece düşük titreşimle optimum sinyal bütünlüğü, simetri ve doğrusallık sağladı.

DSP tabanlı alıcı, sert sinyal bozukluklarına ve 35GT/s'de 64dB'yi aşan kanal kaybına karşı koyarken güçlü veri kurtarma yetenekleri sergiledi. Ek olarak, PHY'deki gelişmiş DSP çekirdeği, çevresel faktörlerin neden olduğu sinyal dalgalanmalarını izlemek ve telafi etmek için sürekli arka plan uyarlaması sağlayarak gelişmiş güvenilirlik sağlayabilir.

PCIe 6.0 için Cadence denetleyici IP'si, son derece düşük gecikmeyle çalışırken en yüksek bağlantı verimini ve kullanımını sağlayacak şekilde tasarlanmıştır. Yüksek düzeyde ölçeklenebilir çoklu paket işleme mimarisi, maksimum toplam 1024 Gbps bant genişliğine ulaşmak için 16 GHz'de çalışırken x1 yapılandırmasında 128 bit'e kadar geniş veri yolunu destekler. Denetleyici IP'si, geriye dönük tam uyumluluğu korurken PAM6.0 sinyali, İleri Hata Düzeltme (FEC), FLIT Kodlama ve L4p güç durumu dahil olmak üzere tüm yeni PCIe 0 özelliklerini destekler.

Temmuz 6.0'de TSMC N5'e bir PCIe 2021 alt sistemi test çipi bantlandı ve bu, ikinci nesil güç, performans ve alan (PPA) için optimize edilmiş PCIe 6.0 PHY'yi PCIe 6.0 denetleyiciyle birlikte entegre etti. Bu alt sistem test çipi, Cadence'in PCIe 6.0 PHY ve denetleyici işlevlerini sistem düzeyinde doğrulamasını ve evrensel birlikte çalışabilirlik ve güvenilirliği sağlamak için sıkı uyumluluk ve stres testleri gerçekleştirmesini sağlar.

TSMC Tasarım Altyapı Yönetimi Bölümü başkan yardımcısı Suk Lee, "İleri teknolojilerimizin önemli gücünden, performansından ve alan iyileştirmelerinden yararlanan yeni nesil tasarımlara olanak sağlamak için Cadence ile yakın işbirliği içinde çalışıyoruz" dedi. “Cadence'in önde gelen IP çözümünü TSMC'nin 5nm teknolojisiyle birleştiren bu işbirlikçi çaba teknoloji ortak müşterilerimizin en zorlu güç ve performans gereksinimlerini karşılamalarına ve farklılaştırılmış ürün yeniliklerini hızlı bir şekilde piyasaya sürmelerine yardımcı olacak.”

Cadence kurumsal başkan yardımcısı ve IP Grubu genel müdürü Sanjive Agarwala, "Erken benimseyenler yeni PCIe6 spesifikasyonunu araştırmaya başladılar ve biz onların TSMC ve Cadence teknolojileriyle olumlu sonuçlar elde ettiklerini görmeyi sabırsızlıkla bekliyoruz" dedi. "Birinci nesil 4G-LR SerDes IP'mizi piyasaya sürdüğümüz 2019 yılından bu yana PAM112 tabanlı IP dağıtıyoruz ve PAM4 teknolojisindeki uzmanlığımız ve TSMC ile olan güçlü işbirliğimiz, PCIe6 ürünlerimizle başarı için sağlam bir temel sağlıyor."