סיליקון בדיקת IP עבור מפרט PCI Express 6.0 בתהליך N5 של TSMC

Cadence Design Systems הופכת IP זמין באופן מיידי התומך במפרט PCI Express (PCIe) 6.0 בתהליך TSMC N5.

ה-IP מורכב מ-PHY מבוסס DSP בעל ביצועים גבוהים ובקר נלווה עשיר בתכונות כדי לספק את הביצועים והתפוקה האופטימליים עבור יישומי הדור הבא במחשוב היפר-סקאלי ותקשורת 5G, כולל רשתות, זיכרון מתפתח ואחסון. מאמצים מוקדמים יכולים לגשת לערכות עיצוב כעת.

סיליקון שבב הבדיקה 5nm PCIe 6.0 PHY מבית Cadence הפגין ביצועים חשמליים מצוינים בכל קצבי ה-PCIe והמשדר PAM4/NRZ דו-מודים סיפק שלמות אות אופטימלית, סימטריה וליניאריות עם ריצוד נמוך במיוחד.

המקלט מבוסס ה-DSP הפגין יכולות שחזור נתונים חזקות תוך עמידה בפגיעות אות קשות ואובדן ערוצים של יותר מ-35dB ב-64GT/s. בנוסף, ליבת ה-DSP המתקדמת ב-PHY מסוגלת לספק התאמת רקע מתמשכת כדי לנטר ולפצות על תנודות האות הנגרמות על ידי גורמים סביבתיים, ולהשיג אמינות משופרת.

בקר ה-Cadence IP עבור PCIe 6.0 תוכנן לספק את תפוקת הקישור והניצול הגבוהים ביותר תוך הפעלה עם זמן אחזור נמוך במיוחד. ארכיטקטורת עיבוד ריבוי מנות ניתנת להרחבה תומכת בנתיב נתונים ברוחב של עד 1024 סיביות בתצורת x16 תוך הפעלה במהירות 1GHz להשגת רוחב פס מצטבר מרבי של 128Gbps. ה-IP של הבקר תומך בכל התכונות החדשות של PCIe 6.0, כולל איתות PAM4, תיקון שגיאות קדימה (FEC), קידוד FLIT ומצב הספק L0p תוך שמירה על תאימות מלאה לאחור.

שבב בדיקה של תת-מערכת PCIe 6.0 הודבק ב-TSMC N5 ביולי 2021 וזה שילב את הדור השני של הספק, הביצועים והשטח (PPA) המותאם ל-PCIe 6.0 PHY יחד עם בקר PCIe 6.0. שבב בדיקה של תת-מערכת זה מאפשר ל-Cadence לאמת את פונקציות ה-PCIe 6.0 PHY והבקר ברמת המערכת ולבצע בדיקות עמידה ולחץ קפדניות כדי להבטיח יכולת פעולה הדדית ואמינות אוניברסלית.

"אנחנו עובדים בשיתוף פעולה הדוק עם Cadence כדי לאפשר עיצובים של הדור הבא הנהנים משיפורי הכוח, הביצועים והשטח המשמעותיים של הטכנולוגיות המתקדמות שלנו", אמר סוק לי, סגן נשיא חטיבת ניהול תשתיות עיצוב ב-TSMC. "מאמץ שיתופי זה המשלב את פתרון ה-IP המוביל של Cadence עם ה-5nm של TSMC טֶכנוֹלוֹגִיָה יעזור ללקוחותינו המשותפים לעמוד בדרישות הכוח והביצועים המאתגרות ביותר ולהשיק במהירות את חידושי המוצרים המבדילים שלהם".

"מאמצים מוקדמים כבר החלו לחקור עם מפרט PCIe6 החדש, ואנו מצפים לראות אותם משיגים תוצאות חיוביות עם טכנולוגיות TSMC ו-Cadence", אמר Sanjive Agarwala, סגן נשיא תאגידי ומנהל כללי של קבוצת IP ב-Cadence. "אנחנו פורסים IP מבוסס PAM4 מאז 2019, כאשר הצגנו את הדור הראשון שלנו 112G-LR SerDes IP, והמומחיות שלנו בטכנולוגיית PAM4 בתוספת שיתוף הפעולה החזק שלנו עם TSMC מספקים בסיס איתן להצלחה עם מוצרי PCIe6 שלנו."