Prueba de silicio IP para la especificación PCI Express 6.0 en el proceso N5 de TSMC
Cadence Design Systems está poniendo a disposición de inmediato IP que admite la especificación PCI Express (PCIe) 6.0 en el proceso TSMC N5.
El IP consta de un PHY basado en DSP de alto rendimiento y un controlador complementario rico en funciones para ofrecer el rendimiento y el rendimiento optimizados para las aplicaciones de próxima generación en la informática de hiperescala y las comunicaciones 5G, incluidas las redes, la memoria emergente y el almacenamiento. Los primeros usuarios pueden acceder a los kits de diseño ahora.
El chip de prueba PCIe 5 PHY de silicio de 6.0 nm de Cadence demostró un excelente rendimiento eléctrico en todas las velocidades de PCIe y el transmisor de modo dual PAM4 / NRZ entregó una integridad de señal, simetría y linealidad óptimas con una fluctuación extremadamente baja.
El receptor basado en DSP demostró sólidas capacidades de recuperación de datos al tiempo que soportó fuertes deterioros de señal y pérdida de canal de más de 35dB a 64GT / s. Además, el núcleo DSP avanzado en el PHY puede proporcionar una adaptación continua de fondo para monitorear y compensar las fluctuaciones de señal inducidas por factores ambientales, logrando una mayor confiabilidad.
La IP del controlador de cadencia para PCIe 6.0 está diseñada para proporcionar el mayor rendimiento y utilización del enlace mientras funciona con una latencia extremadamente baja. Una arquitectura de procesamiento de paquetes múltiples altamente escalable admite una ruta de datos de hasta 1024 bits de ancho en una configuración x16 mientras opera a 1 GHz para lograr un ancho de banda agregado máximo de 128 Gbps. La IP del controlador es compatible con todas las nuevas características de PCIe 6.0, incluida la señalización PAM4, la corrección de errores de reenvío (FEC), la codificación FLIT y el estado de energía L0p, al tiempo que conserva la compatibilidad total con versiones anteriores.
Un chip de prueba del subsistema PCIe 6.0 se grabó en TSMC N5 en julio de 2021 y esto integró el PCIe 6.0 PHY optimizado de potencia, rendimiento y área (PPA) de segunda generación junto con el controlador PCIe 6.0. Este chip de prueba del subsistema permite a Cadence validar PCIe 6.0 PHY y las funciones del controlador a nivel del sistema y realizar rigurosas pruebas de cumplimiento y estrés para garantizar la interoperabilidad y confiabilidad universales.
"Trabajamos en estrecha colaboración con Cadence para permitir diseños de próxima generación que se beneficien de las importantes mejoras de potencia, rendimiento y área de nuestras tecnologías avanzadas", dijo Suk Lee, vicepresidente de la División de Gestión de Infraestructura de Diseño de TSMC. “Este esfuerzo de colaboración que combina la solución IP líder de Cadence con la tecnología de 5 nm de TSMC la tecnología ayudará a nuestros clientes mutuos a cumplir con los requisitos de potencia y rendimiento más desafiantes y a lanzar rápidamente sus innovaciones de productos diferenciados”.
"Los primeros en adoptar ya han comenzado a explorar con la nueva especificación PCIe6, y esperamos verlos lograr resultados positivos con las tecnologías TSMC y Cadence", dijo Sanjive Agarwala, vicepresidente corporativo y gerente general de IP Group en Cadence. “Hemos estado implementando IP basada en PAM4 desde 2019 cuando presentamos nuestra IP SerDes 112G-LR de primera generación, y nuestra experiencia en tecnología PAM4 más nuestra sólida colaboración con TSMC proporciona una base sólida para el éxito con nuestros productos PCIe6”.