ซิลิกอนทดสอบ IP สำหรับข้อกำหนด PCI Express 6.0 ในกระบวนการ N5 ของ TSMC

Cadence Design Systems กำลังทำให้ IP พร้อมใช้งานทันทีซึ่งสนับสนุนข้อกำหนด PCI Express (PCIe) 6.0 ในกระบวนการ TSMC N5

IP ประกอบด้วย PHY แบบ DSP ที่มีประสิทธิภาพสูงและตัวควบคุมร่วมที่มีคุณลักษณะหลากหลายเพื่อมอบประสิทธิภาพและปริมาณงานที่เหมาะสมที่สุดสำหรับแอปพลิเคชันรุ่นต่อไปในการประมวลผลแบบไฮเปอร์สเกลและการสื่อสาร 5G รวมถึงเครือข่าย หน่วยความจำที่เกิดขึ้นใหม่ และพื้นที่เก็บข้อมูล ผู้ใช้งานช่วงแรกสามารถเข้าถึงชุดการออกแบบได้แล้ว

ซิลิกอนชิปทดสอบ 5nm PCIe 6.0 PHY จาก Cadence แสดงให้เห็นถึงประสิทธิภาพทางไฟฟ้าที่ยอดเยี่ยมในทุกอัตรา PCIe และเครื่องส่งสัญญาณสองโหมด PAM4/NRZ ให้ความสมบูรณ์ของสัญญาณ สมมาตร และความเป็นเส้นตรงที่เหมาะสมที่สุดโดยมีการกระวนกระวายใจต่ำมาก

ตัวรับที่ใช้ DSP แสดงให้เห็นถึงความสามารถในการกู้คืนข้อมูลที่แข็งแกร่งในขณะที่ทนต่อการด้อยค่าของสัญญาณที่รุนแรงและการสูญเสียช่องสัญญาณเกินกว่า 35dB ที่ 64GT/s นอกจากนี้ แกน DSP ขั้นสูงใน PHY ยังสามารถให้การปรับพื้นหลังอย่างต่อเนื่องเพื่อตรวจสอบและชดเชยความผันผวนของสัญญาณที่เกิดจากปัจจัยด้านสิ่งแวดล้อม ทำให้ได้รับความน่าเชื่อถือที่เพิ่มขึ้น

Cadence controller IP สำหรับ PCIe 6.0 ได้รับการออกแบบมาเพื่อให้มีอัตราการส่งข้อมูลและการใช้งานลิงก์สูงสุดในขณะที่ทำงานด้วยเวลาแฝงที่ต่ำมาก สถาปัตยกรรมการประมวลผลแบบหลายแพ็กเก็ตที่ปรับขนาดได้สูงรองรับเส้นทางข้อมูลกว้างสูงสุด 1024 บิตในการกำหนดค่า x16 ในขณะที่ทำงานที่ 1GHz เพื่อให้ได้แบนด์วิดท์รวมสูงสุด 128Gbps IP ของคอนโทรลเลอร์รองรับคุณสมบัติ PCIe 6.0 ใหม่ทั้งหมด รวมถึงการส่งสัญญาณ PAM4, การแก้ไขข้อผิดพลาดไปข้างหน้า (FEC), การเข้ารหัส FLIT และสถานะพลังงาน L0p ในขณะที่ยังคงความเข้ากันได้แบบย้อนหลังทั้งหมด

ชิปทดสอบระบบย่อย PCIe 6.0 ได้รับการบันทึกบน TSMC N5 ในเดือนกรกฎาคม พ.ศ. 2021 และได้รวมเอา PCIe 6.0 PHY รุ่นที่สองที่เพิ่มประสิทธิภาพด้านพลังงาน ประสิทธิภาพ และพื้นที่ (PPA) เข้ากับคอนโทรลเลอร์ PCIe 6.0 ชิปทดสอบระบบย่อยนี้ช่วยให้ Cadence สามารถตรวจสอบ PCIe 6.0 PHY และฟังก์ชันคอนโทรลเลอร์ที่ระดับระบบ และทำการทดสอบความสอดคล้องและความเครียดอย่างเข้มงวดเพื่อให้แน่ใจว่ามีการทำงานร่วมกันและความน่าเชื่อถือที่เป็นสากล

“เราทำงานอย่างใกล้ชิดกับ Cadence เพื่อเปิดใช้งานการออกแบบเจเนอเรชันถัดไปที่ได้รับประโยชน์จากการปรับปรุงด้านพลังงาน ประสิทธิภาพ และพื้นที่ที่สำคัญของเทคโนโลยีขั้นสูงของเรา” ซุก ลี รองประธานฝ่ายการจัดการโครงสร้างพื้นฐานการออกแบบของ TSMC กล่าว “ความพยายามในการทำงานร่วมกันนี้ผสมผสานโซลูชัน IP ชั้นนำของ Cadence เข้ากับ 5nm ของ TSMC เทคโนโลยี จะช่วยให้ลูกค้าร่วมกันของเราสามารถตอบสนองความต้องการด้านพลังงานและประสิทธิภาพที่ท้าทายที่สุด และเปิดตัวนวัตกรรมผลิตภัณฑ์ที่แตกต่างอย่างรวดเร็ว”

Sanjive Agarwala รองประธานบริษัทและผู้จัดการทั่วไปของ IP Group ที่ Cadence กล่าวว่า "ผู้ใช้กลุ่มแรกเริ่มสำรวจข้อกำหนด PCIe6 ใหม่แล้ว และเราตั้งตารอที่จะได้เห็นพวกเขาบรรลุผลในเชิงบวกด้วยเทคโนโลยี TSMC และ Cadence “เราใช้ PAM4-based IP มาตั้งแต่ปี 2019 เมื่อเราเปิดตัว 112G-LR SerDes IP รุ่นแรกของเรา และความเชี่ยวชาญของเราในเทคโนโลยี PAM4 บวกกับการทำงานร่วมกันอย่างแข็งแกร่งกับ TSMC เป็นรากฐานที่แข็งแกร่งสำหรับความสำเร็จด้วยผลิตภัณฑ์ PCIe6 ของเรา”