TSMC의 N6.0 프로세스에 대한 PCI Express 5 사양용 IP 테스트 실리콘

Cadence Design Systems는 TSMC N6.0 프로세스에서 PCI Express(PCIe) 5 사양을 지원하는 IP를 즉시 사용할 수 있도록 합니다.

IP는 고성능 DSP 기반 PHY와 기능이 풍부한 컴패니언 컨트롤러로 구성되어 네트워킹, 신흥 메모리 및 스토리지를 포함한 하이퍼스케일 컴퓨팅 및 5G 통신의 차세대 애플리케이션에 최적화된 성능과 처리량을 제공합니다. 얼리 어답터는 지금 디자인 키트에 액세스할 수 있습니다.

Cadence의 5nm PCIe 6.0 PHY 테스트 칩 실리콘은 모든 PCIe 속도에서 우수한 전기적 성능을 보여주었고 PAM4/NRZ 듀얼 모드 송신기는 극도로 낮은 지터로 최적의 신호 무결성, 대칭 및 선형성을 제공했습니다.

DSP 기반 수신기는 35GT/s에서 64dB를 초과하는 가혹한 신호 손상 및 채널 손실을 견디면서 강력한 데이터 복구 기능을 입증했습니다. 또한 PHY의 고급 DSP 코어는 환경 요인에 의해 유도된 신호 변동을 모니터링하고 보상하기 위해 지속적인 백그라운드 적응을 제공하여 향상된 신뢰성을 달성할 수 있습니다.

PCIe 6.0용 Cadence 컨트롤러 IP는 매우 낮은 대기 시간으로 작동하면서 최고의 링크 처리량과 활용도를 제공하도록 설계되었습니다. 확장성이 뛰어난 다중 패킷 처리 아키텍처는 x1024 구성에서 최대 16비트 폭의 데이터 경로를 지원하는 동시에 1GHz에서 작동하여 128Gbps의 최대 총 대역폭을 달성합니다. 컨트롤러 IP는 PAM6.0 신호, FEC(Forward Error Correction), FLIT 인코딩 및 L4p 전원 상태를 포함한 모든 새로운 PCIe 0 기능을 지원하는 동시에 완전한 역호환성을 유지합니다.

PCIe 6.0 하위 시스템 테스트 칩은 5년 2021월 TSMC N6.0에 테이프로 부착되었으며, 이는 PCIe 6.0 컨트롤러와 함께 6.0세대 PPA(전력, 성능 및 면적) 최적화 PCIe XNUMX PHY를 통합했습니다. 이 하위 시스템 테스트 칩을 통해 Cadence는 시스템 수준에서 PCIe XNUMX PHY 및 컨트롤러 기능을 검증하고 엄격한 규정 준수 및 스트레스 테스트를 수행하여 보편적인 상호 운용성과 안정성을 보장합니다.

TSMC 디자인 인프라 관리 부문 이석 부사장은 "우리는 Cadence와 긴밀히 협력하여 첨단 기술의 상당한 전력, 성능 및 영역 개선을 통해 차세대 설계를 가능하게 했습니다."라고 말했습니다. “Cadence의 선도적인 IP 솔루션과 TSMC의 5nm를 결합한 이러한 공동 노력 technology 우리의 고객이 가장 까다로운 전력 및 성능 요구 사항을 충족하고 차별화된 제품 혁신을 신속하게 시작할 수 있도록 도울 것입니다.”

Cadence의 IP 그룹 총괄 책임자이자 기업 부사장인 Sanjive Agarwala는 "얼리 어답터는 이미 새로운 PCIe6 사양을 탐색하기 시작했으며 TSMC 및 Cadence 기술로 긍정적인 결과를 얻을 수 있기를 기대하고 있습니다. "우리는 4세대 2019G-LR SerDes IP를 도입한 112년부터 PAM4 기반 IP를 배포해 왔으며 PAM6 기술에 대한 전문성과 TSMC와의 강력한 협력은 PCIeXNUMX 제품의 성공을 위한 강력한 기반을 제공합니다."