IP-Test-Silizium für PCI Express 6.0-Spezifikation auf dem N5-Prozess von TSMC

Cadence Design Systems stellt IP ab sofort zur Verfügung, das die PCI Express (PCIe) 6.0-Spezifikation des TSMC N5-Prozesses unterstützt.

Die IP besteht aus einem leistungsstarken DSP-basierten PHY und einem funktionsreichen Companion-Controller, um die optimierte Leistung und den optimierten Durchsatz für Anwendungen der nächsten Generation im Hyperscale-Computing und 5G-Kommunikation zu liefern, einschließlich Netzwerken, aufstrebendem Speicher und Speicher. Early Adopters können jetzt auf Design-Kits zugreifen.

Das 5-nm-PCIe 6.0 PHY-Testchip-Silizium von Cadence zeigte eine hervorragende elektrische Leistung über alle PCIe-Raten hinweg und der PAM4/NRZ-Dual-Mode-Sender lieferte optimale Signalintegrität, Symmetrie und Linearität mit extrem geringem Jitter.

Der DSP-basierte Empfänger zeigte robuste Datenwiederherstellungsfähigkeiten, während er starken Signalbeeinträchtigungen und Kanalverlusten von über 35 dB bei 64 GT/s standhielt. Darüber hinaus ist der fortschrittliche DSP-Kern im PHY in der Lage, eine kontinuierliche Hintergrundanpassung bereitzustellen, um die durch Umgebungsfaktoren induzierten Signalschwankungen zu überwachen und zu kompensieren, wodurch eine erhöhte Zuverlässigkeit erreicht wird.

Der Cadence Controller IP für PCIe 6.0 wurde entwickelt, um den höchsten Verbindungsdurchsatz und die höchste Auslastung bei extrem niedriger Latenz zu bieten. Eine hoch skalierbare Multi-Packet-Verarbeitungsarchitektur unterstützt einen bis zu 1024 Bit breiten Datenpfad in einer x16-Konfiguration bei einem Betrieb mit 1 GHz, um eine maximale Gesamtbandbreite von 128 Gbit/s zu erreichen. Die Controller-IP unterstützt alle neuen PCIe 6.0-Funktionen, einschließlich PAM4-Signalisierung, Forward Error Correction (FEC), FLIT-Encoding und L0p-Power-State, während die vollständige Abwärtskompatibilität beibehalten wird.

Auf TSMC N6.0 wurde im Juli 5 ein PCIe 2021-Subsystem-Testchip aufgeklebt, der den Power, Performance und Area (PPA)-optimierten PCIe 6.0 PHY der zweiten Generation zusammen mit dem PCIe 6.0-Controller integriert. Mit diesem Subsystem-Testchip kann Cadence PCIe 6.0 PHY- und Controller-Funktionen auf Systemebene validieren und strenge Compliance- und Stresstests durchführen, um universelle Interoperabilität und Zuverlässigkeit zu gewährleisten.

„Wir arbeiten eng mit Cadence zusammen, um Designs der nächsten Generation zu ermöglichen, die von den erheblichen Leistungs-, Leistungs- und Flächenverbesserungen unserer fortschrittlichen Technologien profitieren“, sagte Suk Lee, Vizepräsident der Design Infrastructure Management Division bei TSMC. „Diese Zusammenarbeit kombiniert die führende IP-Lösung von Cadence mit der 5-nm-Lösung von TSMC Technologie wird unseren gemeinsamen Kunden helfen, die anspruchsvollsten Leistungs- und Leistungsanforderungen zu erfüllen und ihre differenzierten Produktinnovationen schnell auf den Markt zu bringen.“

„Early Adopters haben bereits mit der Erforschung der neuen PCIe6-Spezifikation begonnen und wir freuen uns darauf, dass sie mit TSMC- und Cadence-Technologien positive Ergebnisse erzielen“, sagte Sanjive Agarwala, Corporate Vice President und General Manager der IP Group bei Cadence. „Wir setzen PAM4-basiertes IP seit 2019 ein, als wir unser 112G-LR SerDes-IP der ersten Generation vorstellten, und unsere Expertise in der PAM4-Technologie sowie unsere enge Zusammenarbeit mit TSMC bieten eine solide Grundlage für den Erfolg unserer PCIe6-Produkte.“