Andes zertifiziert Imperas RISC-V-Referenzmodelle für SIMD/DSP-Erweiterung
Imperas Software hat angekündigt, dass Andes Technologie, ein Anbieter von 32/64-Bit-RISC-V-CPU-Kernen und Mitglied der RISC-V International Association, hat die Imperas-Referenzmodelle für die gesamte Palette der Andes IP-Kerne mit der neuen RISC-V P-Erweiterung zertifiziert.
Infolgedessen können Entwickler nun die Imperas-Referenzmodelle verwenden, um Konfigurationsoptionen für Multicore-Designs für die Erkundung der SoC-Architektur zu bewerten.
Der offene Standard RISC-V ISA (Instruction Set Architecture) hat eine modulare Struktur basierend auf mehreren unabhängigen Erweiterungen, die dedizierte und erweiterte Funktionalität bieten, um einen Prozessor für die Zielanwendung zu optimieren. Die SIMD/DSP-Erweiterung, in der Spezifikationsbeschreibung mit 'P' bezeichnet, unterstützt effiziente Datenverarbeitungsanwendungen und Echtzeitanforderungen.
Die RISC-V International P Extension Task Group befindet sich in der Endphase der Einreichung der Spezifikation zum offiziellen Ratifizierungsprozess, der voraussichtlich im zweiten Halbjahr 2 abgeschlossen sein wird.
Die Simulationstechnologie von Imperas ermöglicht schnelle und genaue virtuelle Plattformen, die für das moderne SoC-Design und die Entwicklung eingebetteter Software unerlässlich sind. In Zusammenarbeit mit Leitkunden wurden die Imperas-Modelle der Andes-Kerne bereits für kommerzielle Projekte verwendet, die nun in Silizium umgesetzt werden.
Die Optimierung eines Multicore-Designs ist eine Herausforderung, da mehrere unabhängige Verarbeitungseinheiten miteinander interagieren sowie gemeinsam genutzte Peripheriegeräte zusammen mit Echtzeitverarbeitungsaufgaben, die eine Mischung aus Betriebssystem/RTOS mit Firmware und Anwendungssoftware unterstützen.
Die Erkundung der SoC-Architektur ermöglicht eine vollständige Bewertung der laufenden Software, bevor die endgültige Entscheidung und Konfiguration der Hardwareoptionen getroffen wird. Diese virtuellen Prototypen unterstützen die frühe Softwareentwicklung, oft viele Monate bevor Silizium-Prototypen verfügbar sind. Für den abschließenden Softwaretest ermöglicht eine virtuelle Plattform die Verifizierung des tatsächlichen Binärcodes mit Zugriff und Sichtbarkeit, die in realer Hardware nicht verfügbar sind, oder ohne die zu testende Software durch zusätzlichen Testcode zu beeinträchtigen.
„RISC-V ist mehr als eine ISA-Spezifikation, es ist ein Rahmen der Flexibilität; Der wahre Wert liegt in den Erweiterungen und Optionen, die für Prozessorkernimplementierungen verfügbar sind“, sagte Dr. Charlie Su, President und CTO bei Andes Technology. „Die RISC-V P-Erweiterung innerhalb der Andes-Kerne adressiert die wichtigsten Echtzeitanforderungen bei SIMD/DSP-Berechnungen für neue Märkte in Audio/Sprache, IoT, tinyML und Edge-Geräten. Zusammen mit den Andes-zertifizierten Imperas-Referenzmodellen können SoC-Entwickler die domänenspezifischen Lösungen der nächsten Generation erkunden.“