Andes certifica i modelli di riferimento RISC-V di Imperas per l'estensione SIMD/DSP
Imperas Software ha annunciato che Andes Tecnologia, fornitore di core CPU RISC-V a 32/64 bit e membro della RISC-V International Association, ha certificato i modelli di riferimento Imperas per la gamma completa di core IP Andes con la nuova estensione RISC-V P.
Di conseguenza, gli sviluppatori saranno ora in grado di utilizzare i modelli di riferimento Imperas per valutare le opzioni di configurazione del design multicore per l'esplorazione dell'architettura SoC.
Lo standard aperto RISC-V ISA (Instruction Set Architecture) ha una struttura modulare basata su più estensioni indipendenti che offrono funzionalità dedicate e migliorate per ottimizzare un processore per l'applicazione di destinazione. L'estensione SIMD/DSP, designata come 'P' nella descrizione della specifica, supporta applicazioni di elaborazione dati efficienti e requisiti in tempo reale.
Il RISC-V International P Extension Task Group è nelle fasi finali della presentazione delle specifiche al processo di ratifica ufficiale, che dovrebbe essere completato entro il secondo semestre del 2.
La tecnologia di simulazione Imperas consente piattaforme virtuali veloci e precise, essenziali per la progettazione moderna di SoC e lo sviluppo di software embedded. Lavorando con i clienti principali, i modelli Imperas dei nuclei delle Ande sono già stati utilizzati per progetti commerciali, che ora sono implementati in silicio.
L'ottimizzazione di un design multicore è impegnativa con più unità di elaborazione indipendenti che interagiscono tra loro oltre a periferiche condivise insieme a attività di elaborazione in tempo reale che supportano un mix di OS/RTOS che esegue firmware e software applicativo.
L'esplorazione dell'architettura SoC consente una valutazione completa del software in esecuzione prima della decisione finale e della configurazione delle opzioni hardware. Questi prototipi virtuali supportano lo sviluppo iniziale del software, spesso molti mesi prima che i prototipi in silicio siano disponibili. Per il test finale del software, una piattaforma virtuale consente di verificare l'effettivo codice binario con accesso e visibilità non disponibili nell'hardware reale o senza compromettere il software in prova con codice di test aggiuntivo.
“RISC-V è più di una specifica ISA, è un framework di flessibilità; il vero valore è nelle estensioni e nelle opzioni disponibili per le implementazioni dei core del processore", ha affermato il Dr. Charlie Su, Presidente e CTO di Andes Technology. “L'estensione RISC-V P all'interno dei core Andes soddisfa i requisiti chiave in tempo reale nei calcoli SIMD/DSP per i nuovi mercati nei dispositivi audio/speech, IoT, tinyML e edge. Insieme ai modelli di riferimento Imperas certificati Andes, gli sviluppatori di SoC possono esplorare le soluzioni specifiche del dominio di prossima generazione”.