Andes מאשרת את דגמי ההפניה של Imperas RISC-V להארכת SIMD / DSP

Imperas Software הודיעה כי Andes טכנולוגיה, ספקית של ליבות מעבד RISC-V 32/64 סיביות וחבר באיגוד הבינלאומי RISC-V, אישרה את דגמי הייחוס של Imperas עבור מגוון שלם של ליבות IP של האנדים עם הרחבה החדשה של RISC-V P.

כתוצאה מכך, מפתחים יוכלו כעת להשתמש במודלי ההתייחסות של Imperas כדי להעריך אפשרויות תצורת עיצוב רב-ליבות לצורך חקר אדריכלות SoC.

התקן הפתוח RISC-V ISA (ארכיטקטורת מערך ההוראות) כולל מבנה מודולרי המבוסס על מספר הרחבות עצמאיות המציעות פונקציונליות ייעודית ומשופרת לייעול מעבד ליישום היעד. סיומת ה- SIMD / DSP, שמוגדרת כ- 'P' בתיאור המפרט, תומכת ביישומים יעילים לעיבוד נתונים ובדרישות בזמן אמת.

קבוצת המשימות הבינלאומית RISC-V להארכת P נמצאת בשלבים סופיים של הגשת המפרט לתהליך האשרור הרשמי, שצפוי להסתיים במהלך H2 2021.

טכנולוגיית הסימולציה של Imperas מאפשרת פלטפורמות וירטואליות מהירות ומדויקות החיוניות לתכנון SoC מודרני ופיתוח תוכנה משובצת. בעבודה עם לקוחות מובילים, דגמי האימפרס של ליבות האנדים כבר שימשו לפרויקטים מסחריים, המיושמים כעת בסיליקון.

אופטימיזציה של עיצוב רב-ליבות היא מאתגרת כאשר מספר יחידות עיבוד עצמאיות מרובות אינטראקציה זו עם זו בתוספת ציוד היקפי משותף יחד עם משימות עיבוד בזמן אמת התומכות בתערובת של OS / RTOS המריצות תוכנת קושחה ותוכנה.

חקר אדריכלות SoC מאפשר הערכה מלאה של תוכנות הפועלות לפני ההחלטה הסופית ותצורת אפשרויות החומרה. אבות טיפוס וירטואליים אלה תומכים בפיתוח תוכנה מוקדם, לרוב חודשים רבים לפני שזמינים אבות טיפוס מסיליקון. לבדיקות תוכנה סופיות, פלטפורמה וירטואלית מאפשרת לאמת את הקוד הבינארי בפועל באמצעות גישה ונראות שאינן זמינות בחומרה אמיתית או מבלי לפגוע בתוכנה הנבדקת עם קוד בדיקה נוסף.

"RISC-V הוא יותר ממפרט ISA, הוא מסגרת של גמישות; הערך האמיתי הוא בהרחבות ובאפשרויות המיושמות ליישומי ליבה של המעבד, "אמר ד"ר צ'רלי סו, נשיא ו- CTO באנדס טכנולוגיה. "הרחבה RISC-V P בתוך ליבות האנדים עוסקת בדרישות המפתח בזמן אמת בחישובי SIMD / DSP עבור שווקים חדשים במכשירי שמע / דיבור, IoT, tinyML ו- edge. יחד עם דגמי הייחוס המוסמכים של אימפרס מאנדים, מפתחי SoC יכולים לבחון את הפתרונות הספציפיים לתחום הדור הבא. "