Andes certifica Imperas RISC-V Reference Models para extensión SIMD / DSP
Imperas Software ha anunciado que Andes Tecnología, proveedor de núcleos de CPU RISC-V de 32/64 bits y miembro de la Asociación Internacional RISC-V, ha certificado los modelos de referencia Imperas para toda la gama de núcleos IP Andes con la nueva extensión RISC-V P.
Como consecuencia, los desarrolladores ahora podrán utilizar los modelos de referencia de Imperas para evaluar las opciones de configuración de diseño multinúcleo para la exploración de la arquitectura SoC.
El estándar abierto RISC-V ISA (Arquitectura de conjunto de instrucciones) tiene una estructura modular basada en múltiples extensiones independientes que ofrecen una funcionalidad mejorada y dedicada para optimizar un procesador para la aplicación de destino. La extensión SIMD / DSP, designada como 'P' en la descripción de la especificación, admite aplicaciones de procesamiento de datos eficientes y requisitos en tiempo real.
El Grupo de Trabajo de Extensión RISC-V International P se encuentra en las etapas finales de la presentación de la especificación al proceso de ratificación oficial, que se espera que se complete en el segundo semestre de 2.
La tecnología de simulación Imperas permite plataformas virtuales rápidas y precisas que son esenciales para el diseño de SoC moderno y el desarrollo de software integrado. Trabajando con clientes líderes, los modelos Imperas de los núcleos Andes ya se han utilizado para proyectos comerciales, que ahora se implementan en silicio.
La optimización de un diseño multinúcleo es un desafío con múltiples unidades de procesamiento independientes que interactúan entre sí, además de periféricos compartidos junto con tareas de procesamiento en tiempo real que admiten una combinación de firmware y software de aplicación en ejecución OS / RTOS.
La exploración de la arquitectura SoC permite una evaluación completa del software que se ejecuta antes de la decisión final y la configuración de las opciones de hardware. Estos prototipos virtuales apoyan el desarrollo temprano de software, a menudo muchos meses antes de que los prototipos de silicio estén disponibles. Para la prueba final del software, una plataforma virtual permite verificar el código binario real con acceso y visibilidad no disponibles en hardware real o sin comprometer el software bajo prueba con código de prueba adicional.
“RISC-V es más que una especificación ISA, es un marco de flexibilidad; el valor real está en las extensiones y opciones disponibles para las implementaciones del núcleo del procesador ”, dijo el Dr. Charlie Su, presidente y director de tecnología de Andes Technology.. “La extensión RISC-V P dentro de los núcleos de Andes aborda los requisitos clave en tiempo real en cálculos SIMD / DSP para nuevos mercados en audio / voz, IoT, tinyML y dispositivos de borde. Junto con los modelos de referencia Imperas certificados por Andes, los desarrolladores de SoC pueden explorar las soluciones específicas de dominio de próxima generación ”.