Andes testatur Imperas RISC-V Reference exemplum SIMD/DSP extensionem

Imperas Software denuntiavit Andes Technology, supplementum nucleorum 32/64-bit RISC-V CPU et sodalis Consociationis RISC-V Internationalis , Imperas referentiae exempla ad integrum Andes IP coros cum extensione nova RISC-V P indicavit.

Quam ob rem, tincidunt nunc exempla referentia Imperas uti poterunt, ut multicore designationis configuratione perpendant optiones architecturae SoC explorationis.

Vexillum apertum RISC-V ISA (Instructio Architecture) modularem habet structuram secundum multiplices extensiones independentes quae munus offerunt dedicatum et auctum ad optimize processum ad scopum applicationis. Extensio SIMD/DSP, "P" in descriptione specificata designata, efficientes applicationes processus notitiae et temporis requisita realia sustinet.

RISC-V International P Extensio Negotium Group est in ultimis gradibus exhibendae specificationis processui officiali ratificationis, qui expectatur intra H2 2021 perfici.

Imperas simulationis technologiae prompta et accurata virtualis suggesta permittit quae necessaria sunt moderno consilio SoC et evolutioni programmandi infixa. Cum clientibus plumbeis operati sunt, exempla nucleorum Imperas Andium in inceptis mercatoriis adhibiti sunt, quae nunc in siliconibus effectis sunt.

Optimizing consilium multicores provocat cum unitates multiplices processus independentes mutuo se mutuo inter se mutuo plus participans peripherales simul cum functionibus realibus temporis processus sustinentes mixturam OS/RTOS firmware et applicationis programmatis currentis.

SoC exploratio architecturae plenam aestimationem programmatis permittit ante finalem decisionem et configurationem optionum ferramentorum. Hae prototypa virtualia primae progressionis programmatibus sustentant, saepe multis mensibus ante Pii prototypa praesto sunt. Pro finali probatio software, virtualis suggestus permittit ipsum codicem binarium verificari cum accessu et visibilitate non in promptu esse in hardware reali vel sine detrimento programmatis sub experimento cum addito codice test.

“RISC-V plusquam ISA specificatio est, compages est flexibilitatis; valor verus est in extensionibus et optionibus in promptu pro nucleo processus processus", dixit Dr. Charlie Su, Praeses et CTO apud Andes Technologiam. "RISC-V P extensionem intra Cores Andes alloquitur clavem realem temporis requisita in SIMD/DSP computationibus pro novis mercatis in audio/elocutione, IoT, tinyML et ore machinis". Una cum Andibus Imperas referentibus exemplaribus certificatis, SoC tincidunt explorare possunt solutiones sequentes domain - speciales."