MIPS memilih Model Referensi Imperas untuk verifikasi prosesor RISC-V

Perangkat Lunak Imperas, pemimpin dalam solusi simulasi RISC-V, bersama dengan MIPS mengumumkan kelanjutan dan perluasan hubungan jangka panjangnya dengan dukungan simulasi dan verifikasi untuk RISC-V.

Sejak MIP 2010, prosesor teknologi perusahaan yang berfokus pada komersialisasi arsitektur prosesor dan inti IP berbasis RISC, telah bermitra dengan Imperas untuk teknologi simulasi eksklusif dan model referensi untuk rekayasa internal dan solusi ISS pelanggan. Saat tim desain dan verifikasi bertransisi ke ISA terbuka RISC-V (Arsitektur Set Instruksi), model referensi Imperas untuk RISC-V membentuk referensi untuk tugas verifikasi fungsional prosesor.

Metodologi 'langkah-dan-bandingkan' verifikasi RISC-V terbaru dapat digunakan untuk memverifikasi implementasi prosesor RTL terhadap model referensi emas Imperas yang dikemas dalam lingkungan SystemVerilog. Ini mencakup peristiwa asinkron dan menawarkan transisi yang mulus dan hemat waktu ke analisis debug saat masalah ditemukan.

Karena peran utama prosesor pusat adalah untuk menjalankan perangkat lunak, perangkat lunak memainkan peran utama dalam siklus desain lengkap dari konsep proyek awal hingga verifikasi fungsional terperinci, dan dalam kasus IP prosesor, di luar desain SoC akhir dan akhir. pengembangan aplikasi.

Pengembang SoC memilih IP prosesor berdasarkan banyak faktor, namun, salah satu hasil utama yang mendukung kemudahan penggunaan adalah ISS berkualitas tinggi untuk mendukung pengembangan perangkat lunak.

Sejak 2010, kiriman IP inti MIPS telah menyertakan ISS berbasis Imperas, dan sebagai konsekuensinya, teknologi Imperas telah membantu mendukung banyak proyek dalam aplikasi seperti komunikasi nirkabel berkinerja tinggi, jaringan, otomotif, dan aplikasi AI, dengan pelanggan utama termasuk MediaTek dan Intel Mobileye.

“Seiring transisi tim desain dan verifikasi MIPS ke RISC-V, kami melihat banyak manfaat dari mengadopsi spesifikasi ISA terbuka,” kata Don Smith, Direktur Teknik di MIPS, Inc. fokus pada kualitas dan verifikasi hasil IP prosesor kami. Imperas adalah pemimpin dalam simulasi dan verifikasi RISC-V dan, dengan kolaborasi lebih dari satu dekade, mereka adalah mitra DV yang jelas untuk MIPS dan penawaran RISC-V yang baru.”

“RISC-V berada di garis depan kebangkitan desain perangkat keras dalam prosesor yang dioptimalkan,” kata Itai Yarom, VP Penjualan dan Pemasaran di MIPS, Inc. “Namun, ISA hanya menyediakan berbagai kemungkinan. Seni dan ilmu pengoptimalan prosesor membutuhkan eksplorasi dan verifikasi fitur yang lengkap, yang didukung oleh simulasi model referensi dan teknologi verifikasi dari Imperas.”

“Teknologi simulasi Imperas memiliki dua atribut unik, ia memodelkan prosesor dengan akurasi, kontrol, dan visibilitas yang diperlukan untuk DV fungsional dan kedua, ia dapat diintegrasikan ke dalam semua lingkungan verifikasi EDA utama.” kata Simon Davidmann, CEO di Imperas Software. “Mengintegrasikan model referensi RISC-V kami ke dalam SystemVerilog UVM testbench mendukung teknik terbaru untuk peristiwa asinkron dengan 'langkah-dan-bandingkan', dan menyediakan lingkungan tunggal untuk menyelesaikan masalah secara efisien.”